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Verilog HDL的基本语法;内容介绍;结构说明语句;*;结构说明语句;结构说明语句;结构说明语句;结构说明语句;*;结构说明语句;结构说明语句;结构说明语句;目 录;任务和函数说明语句;任务和函数说明语句;任务和函数说明语句;任务和函数说明语句;任务和函数说明语句;任务和函数说明语句;任务和函数说明语句;任务和函数说明语句; 在前述中已对Verilog行为建模中使用的任务和函数进行了讨论，可以概括为以下特点： 1.任务和函数都是用来对设计中多处使用的公共代码进行定义；使用任务和函数可以将模块分割成许多个可独立管理的子单元，增强了模块的可读性和可维护性。 2.任务可以具有任意多个输入、输入/输出和输出变量；在任务中可以使用延迟、事件和时序控制结构。在任务中可以调用其他的任务和函数。;3.可重入任务使用关键字automatic进行定义，它的每一次都对不同的地址空间进行操作。因此在被多次并发调用是，它任然可以获得正确的答案。 4.函数只能有一个返回值，并且至少要有一个输入变量；在函数中不能使用延迟、时间和时序控制结构，但可以调用其他函数，不能调用任务。 5.当声明函数时，Verilog仿真器都会隐含地声明一个同名的寄存器变量，函数的返回值通过这个寄存器传递回调用处。;6.递归函数使用关键字automatic进行定义，递归函数的每一次调用都拥有不同的地址空间。因此对这种函数的递归调用和并发调用可以得到正确的结果。 7.任务和函数都包含在设计层次之中，可以通过层次名对他们进行调用。 ;内容介绍;常用的系统任务; 在＄write和＄display中，其输出格 式控制是用双引号括起来的字符串，它包括 以下两种信息：;常用的系统任务;常用的系统任务;注意： 在$display中，输出列表中数据的显示 宽度是自动按照输出格式进行调整的。 在用十进制数格式输出时，输出结果前面 的0值用空格来代替。对于其它进制，输出结 果前面的0仍然显示出来。;常用的系统任务; 如果输出列表中表达式的值包含有不确定的值或高阻值，其结果 输出遵循以下规则： (1).在输出格式为十进制的情况下： ? 如果表达式值的所有位均为不定值，则输出结果为小写的x。 ? 为高阻值，则输出结果为小写的z。 ? 为不定值，则输出结果为大写的X。 ? 为高阻值，则输出结果为大写的Z。 (2).在输出格式为十六进制和八进制的情况下： ? 每4位二进制数为一组代表一位十六进制数，每3位二进制数 为一组代表一位八进制数。 ? 如果表达式值相对应的某进制数的所有位均为不定值，则该位 进制数的输出的结果为小写的x。 ? 为高阻值，则该位进制数的输出结果为小写的z。 ? 为不定值，则该位进制数输出结果为大写的X。 ? 为高阻值，则该位进制数输出结果为大写的Z。;常用的系统任务;常用的系统任务;常用的系统任务;常用的系统任务;常用的系统任务;常用的系统任务;常用的系统任务;常用的系统任务;常用的系统任务;常用的系统任务;小 结;Verilog HDL的基本语法;Verilog HDL的基本语法;Verilog HDL的基本语法;谢谢！