实验408021301张阿伟汇编.docx

基于Quartus II的硬件描述语言电路设计一、实验要求 基本要求 1： 由四个数码管显示的计时电路， 低两位按照 20 进制设计，高两位按照 11进制设计。附加要求 1： 该计时电路具有校准功能,可以按 1Hz 频率校准高两位的显示,可以按 10Hz频率校准低两位的显示；附加要求 2： 高两位的进制可以任意设置。（不需要从新编译电路）附加要求 3：在计数到达某整点值时例如 0300 的时刻 （该值可以根据老师的要求设置）,4盏 LED 灯一起按照 10Hz 闪烁 5 秒钟。实验代码与器件显示选择器的VHDL源文件module xuanze(clk0,clk1,choose,clk);input clk0;input clk1;input choose;output clk;reg clk;always if ( choose == 1b1 ) beginclk = clk0;end else if ( choose == 1b0 ) beginclk = clk1;endEndmodule生成的器件：选择器功能描述：选择1kHz和10kHz其中一个作为输出信号分频器的VHDL源文件library ieee;use ieee.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.AL