EDA串口设计.doc

EDA课程设计 题目：基于VHDL的串口设计 院系:机电学院 班级：电气103  随着电子技术的发展,现场可编程门阵列FP2GA和复杂可编程逻辑器件CPLD的出现,使得电子系统的设计者利用与器件相应的电子CAD软件,在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性,而且器件具有用户可编程特性,大大缩短了设计周期,减少了设计费用,降低了设计风险。目前数字系统的设计可以直接面向用户需求,根据系统的行为和功能要求,自上至下地逐 层完成相应的描述、综合、优化、仿真与验证,直到生成器件,实现电子设计自动化。电子设计自动化EDA(即Electronic Design Automation)的关键技术之一就是可以用硬件描述语言(HDL)来描述硬件电路。VHDL(V HSIC Hardware Description Language)是用来描述从抽象到具体级别硬件的工业标准语言,它是由美国国防部在80年代开发的HDL ,现在已成为IEEE 承认的标准硬件描 述 语 言。V HDL支持硬件的设计、验证、综合和测试,以及硬件设计数据的交换、维护、修改和硬件的实现,具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。利用V HDL这些优点和先进的EDA工具,根据具体的实际要求,我们可以自己来设计串口异步通信电路。 发送电路的波特率发生器 将6MHz的时钟分频为9600Hz的时钟。 输入：6MHz晶振信号。 输出：送往发送模块的9600Hz的信号。 发送模块。向PC机发送信号。 输入：9600Hz时钟信号、发送数据。 输出：输入数据的串行输出。 接收电路的波特率发生器和采样时钟的设计，提高接收的准确性,减少误码率 输入：6MHz晶振信号。 输出：送往接受模块的信号和检验模块。 接收模块，检测接收端，若检测到低电平则开始接收数据 输入：CPLD发送的数据。 输出：接收到的数据。 1. 串行异步通信的帧格式: 起始位是一个逻辑0 ,总是加在每一帧的开始,为的是提醒数据接收设备接收数据,在接收数据位过程中又被分离出去。数据位,根据串行通信协议,允许传输的字符长度可以为5、6、7或8位。通常数据位为7位或8位,如果要传输非ASCII数据(假如使用扩展字符设置的文本或者二进制数据) ,数据位格式就需要采用8位。数据位被传输时从一个字符的最低位数据开始,最高位数据在最后。例如字母C在ASCII表中是十进制67 ,二进制,那么传输的验位是为了验证传输的数据是否被正确接收, 常见的校验方法是奇、偶校验。偶校验,指数据位中1的个数加上校验位(1或0) ,使其1的总数为偶数。奇校验,指数据位中1的个数加上校验位(1或0) ,使其1的总数为奇数。另外校验位也可以为0校验或者1校验,即不管数据位中1的个数是多少,校验位始终为0或者1 ,如果在传输的过程中校验位发生了变化,这就提示出现了某类错误。不过,在传输数据的时候,也可以不用校验位。 停止位,为逻辑1 ,总在每一帧的末尾,可以是1位、115位或者2位。最常用的是1位,超过1位的停止位通常出现在这样的场合:在处理下一个即将发送来的字符之前接收设备要求附加时间。 2. 串行异步通信的波特率 串行口每秒发送或接收数据的位数为波特率。若发送或接收一位数据需要时间为t ,则波特率为1/ t ,相应的发送或接收时钟为1/ t Hz。发送和接收设备的波特率应该设置成一致,如果两者的波特率不一致,将会出现校验错或者帧错发送过程：空闲状态，线路处于高电平；当受到发送数据指令后，拉低线路一个数据位的时间T，接着数据按地位到高位依次发送，数据发送完毕后，接着发送停止位（停止位为高电平），一帧数据发送结束。发送波特率仿真如下图 3. 串行发送电路的设计 帧格式为:1位开始位+ 8位数据位+ 1位停止位,没有校验位,波特率为9600。要产生9600波特率,要有一个不低于9600 Hz的时钟才可以。为产生高精度的时钟, 6M Hz(6M能整除9600)的晶振来提供外部时钟。对于6M Hz时钟,需要设计一个625进制的分频器来产生9600 波特率的时钟信号。用V HDL设计。 根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位) ,在发送完这10位后,就应该停止发送,并使发送端电平处于逻辑1 ,然后等候下次的发送。如程序一，其中, Send- data (0 to 9)表示需要发送的数据帧,发送时,开始位Send- data(0)必须为逻辑0 ,停止位Send- data(9)必须为逻辑1 ,否者与硬件电路连接的设备接收到的数据