第五章 触发器预案.ppt

主要内容 3. 逻辑功能 4. 波形分析例4.1.1 在用与非门组成的SR锁存器中，设初始状态为0，已知输入RD、SD 的波形图，试画出两输出端的波形图。(忽略门电路的传输延迟时间) * * SR锁存器（基本触发器） 电平触发的触发器（同步触发器） 脉冲触发的触发器（主从触发器） 边沿触发的触发器 第五章 触发器（Flip-Flop) 5.1 概述 1. 什么是触发器? 具有记忆功能的基本逻辑单元，能存储一位二值信号的电路，全称：双稳态触发器（Flip－Flop），简写FF。是构成数字系统的另一种基本逻辑单元。 2. FF的特点 1) 具有两个稳定的状态－0状态和1状态 如何表示存0、存1？ FF在0状态—存0；在1状态—存1。 2) 在输入信号（图5-1）作用下建立状态， 输入信号撤离后，建立的状态能保留下来。 FF 输入 信号 时钟 信号 图 5-1 3. FF按有无时钟信号的分类 基本FF：无时钟信号； 时钟FF：有时钟信号。 （输入信号决定FF建立何种状态，时钟信号决定FF在何时建立状态） 以下按触发器的电路结构、触发方式、逻辑功能分别进行介绍。 如何控制存0、存1？ 在外信号触发下两个状态可以互换（称翻转） 5.2 SR锁存器 SR锁存器:各种触发器电路的基本组成部分，又叫 基本FF。 电路结构: 由两个门电路交叉连接而成。 用与非门组成的锁存器 _ _ R S Q Q 逻辑符号 _ _ G G Q 1 2 RD SD Q 2．是否具有触发器的特点 具有自锁的功能，能够存0、存1 自锁：电路利用输出电平作为反馈信号，再将输 出锁定在该电平上。 不去打扰 SD=1，RD=1 一上电：Q和Q的状态是随机的，但是稳定的。 _ _ G G Q 1 2 RD SD Q 在输入信号作用下能否建立 状态？ 能 _ _ G G Q 1 2 RD SD Q _ _ 定义： Q ：FF的初始状态（现态） Q* ：FF加了输入信号以后的状态（次态） Q=1，Q=0 ：“1” 状态 Q=0，Q=1 ：“0” 状态 Q* RD SD 功能 Q 功能表 0 1 置0 0 0 0 1 1 0 置1 1 1 0 1 1 1 0 1 保持 0 1 0 0 0 1 信号同时撤，不定 1* 1* Q* RD SD 功能 Q 功能表 0 1 置0 0 0 0 1 1 0 置1 1 1 0 1 1 1 0 1 保持 0 1 0 0 0 1 信号同时撤，不定 1① 1① tpd tpd _ _ G G Q 1 2 RD SD Q _ _ SD ≥2tpd 可建立1状态，SD称为置1输入端，低电平有效 RD ≥2tpd 可建立0状态，RD称为置0输入端，低电平有效 RD、SD的0状态同时消失以后状态不定。 说明： Q 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 RD SD Q* RD SD 功能 Q 功能表 0 1 置0 0 0 0 1 1 0 置1 1 1 0 1 1 1 0 1 保持 0 1 0 1 信号同时撤，不定 1① 1① 0 0 Q 5.3 时钟触发器 时钟触发器按逻辑功能分类：SR触发器、D触发器、 T触发器、T触发器、JK触发器。 （1）SR触发器 Q FF 时钟信号CLK 输入信号决定触发器建立何状态 CLK决定FF在何时建立状态 1. 时钟触发器 Q 输入信号 功能表 0 1 1 0 1 1 Q 0 1 × 0 0 Q* 功 能 S R 保持 置“0” 置“1” 不定 0 1 0 0 1 1 × × 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q* S R Q 真值表 × × 1 1 0 0 1 0 00 01 11 10 0 1 S RQ Q* （约束条件，表示S和R不能同时为“1”） Q*=S+R?Q （2）D触发器 0 1 0 1 Q* D Q*=D （3）T触发器 Q Q 0 1 Q* T Q*=TQ+TQ （4）T触发器 （无输入信号）