电子技术基础数字部分第五版（康华光）实验三，四.docVIP

实验三 同步序列检测器的设计实验 实验目的：检验所设计的同步时序逻辑电路，加深对同步时序逻辑电路的认识 实验器件：双D触发器组件一片，型号为7474； 二输入四与非门组件1片，型号为74LS00 三输入三与非门组件2片，型号为74LS10 六门反相器组件1片，型号为74LS04 实验任务： （一）首先复习一下时序逻辑电路的设计步骤，如下图所示： 选触发器，求时钟、 输出、状态、驱动方程 设计要求 原始状态图 最简状态图 画电路图 状态分配 化简 检查电路能否自启动 （二）设计任务 （1）同步序列检测器：用同步时序逻辑电路的设计方法和所提供的组件，设计一个1001序列检测器，其框图如下图所示： 序列检测器 x 时钟 Zx 对检测器的要求如下：再输入端x上串行输入二进制字符串，每当输入序列中出现1001时，在输出端Z产生一个高电平，即Z=1???其他情况Z=0。典型的输入.输出序列为 x：10100100110 Z：00000100100 实验步骤如下： 1.按照你所设计的电路图布线。注意将电路的输入端x接到实验台开关K1,电路的输出端Z接至实验台指示灯Li，触发器的时钟脉冲端接至单脉冲源Pi. 2.通过按动单脉冲按钮Pi产生一个一个的单脉冲。每拨动一次数据开关Ki应按一下Pi.,以这样的方式将二进制序列送入序列检测器。在输入的同时应注意观察指示灯Li的状态，并将观察结果记录在表中，以便检查电路的输出是否满足功能要求。 输入x101001001101输出Z （2）同步加法计数器：设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。（本题选用JK触发器，由于实验室没JK触发器，将D触发器改造成JK触发器使用） 实验四 串行加法器的设计实验 实验目的：熟悉并掌握用中规模集成电路设计逻辑电路的方法。 实验器件：五位移位寄存器组件2片，型号为7496； 双全加器组件1片，型号为74183 双D触发器组件1片，型号为7474 实验任务：用所给的组件设计组装一个串行加法器，一般说来，串行相加不如并行相加的速度快，但是串行加法器有一优点，即不论待加的数有多少位，都只需要一个全加??。因此，在特别强调节省器件而速度要求不高的情况下，可采用串行加法器实现加法运算。串行加法 器的框图如图所示， CO 寄存器A 寄存器B S4 S0 S3 S2 S1 CI 数据输入x Q S D C aD baD 时钟 脉冲 实验步骤如下: 按照你所设计的电路图布线，注意电路的输出端x接试验台上的开关，利用这些开关把二进制数存入寄存器B中。将两个寄存器的时钟输入端以及D触发器的时钟输入端连接在一起，并接至试验台脉冲源。为了清楚地看到逐位相加情况，时钟脉冲应采用单脉冲。电路的输出S4~S0各接一显示灯，以便观察实验结果。另外，电路中所有清0输入端应连接在一起，以便总清电路。 通过并行输入端把二进制数00011装入寄存器B中，按5次单脉冲按钮，给电路加入5个时钟脉冲，记下显示灯所指示的输出状态。 S4 S3 S2 S1 S0 把二进制数00010存进寄存器B，然后给电路加入5个时钟脉冲，记下显示灯所显示的输出状态。 把二进制数00111存入寄存器B，给电路再加入5个时钟脉冲，记下输出状态，并判断以上观察的输出状态是否正确。 将全加器的和输出端（S），进位输出端（CO）以及触发器的输出（Q）分别接至显示灯，重复（2）（3）（4）动作，在每一个时钟脉冲作用后观察显示灯的状态。