实验5寄存器的VHDL设计.doc

实验5 寄存器的VHDL设计 实验目的 ( 1 ）掌握VHDL描述移位寄存器的方法。 ( 2 ）学习时序逻辑电路的VHDL设计方法。 ( 3 ）掌握用QuartusⅡ进行文本输人，进行电路设计、编译和仿真。 2 ．实验仪器设备要 ( 1 ) PC一台。 ( 2 ) QuartusⅡ开发软件一套。 ( 3 ) EDA技术实验开发系统一套。 3 ．实验要求 ( 1 ）预习寄存器的相关内容。 ( 2 ）用VHDL方式完成移位寄存器电路的设计。 ( 3 ）完成移位寄存器电路的仿真。 ( 4 ）下载电路到EDA实验系统验证结果。 4 ．实验任务 1 ) 8位右移寄存器的VHDL设计 ( 1 ）实验原理。在8位右移寄存器中，设CLK为移位时钟信号，DIN为8位预置寄存器初值端口，LOAD为8位预置数据使能端，QB是串行输出端口。当CLK的上升沿到来时进程被启动，如果这时预置使能LOAD为高电平，则将输入端口的8位二进制数并行置入移位寄存器中，作为串行右移输出基数，如图11.21所示。 ( 2 ) 8位右移寄存器的VHDL描述。 2 ）双向移位寄存器的VHDL设计 ( 1 ）实验原理。移位寄存器中存储的二进制数据能够在时钟信号的控制下依次左移或者右移。移位寄存器按照不同的分类方法可以分为不同的类型，按照移位寄存器的移位方向进行分类，可以分为左移移位寄存器、右移移位寄存器和双向移位寄存器。图11.22为双向移位寄存器仿真波形图。 ( 2 ）实验内容。利用VHDL语言设计一个双向移位寄存器