数字逻辑EDA电子钟课程设计.doc

多功能数字钟 设计说明： 1．系统顶层框图： 各模块电路功能如下： 1.秒计数器、分计数器、时计数器组成最基本的数字钟，其计数输出送7段译码电路由数码管显示。 2.基准频率分频器可分频出标准的1HZ频率信号，用于秒计数的时钟信号；分频出4HZ频率信号，用于校时、校分的快速递增信号；分频出64HZ频率信号，用于对按动“校时”，“校分”按键的消除抖动。 2.多功能数字钟结构框图： 一、系统功能概述 已完成功能 完成时／分／秒的依次显示并正确计数，利用六位数码管显示； 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能； 定时器：实现整点报时，通过扬声器发出高低报时声音； 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。有静音模式。 待改进功能： 1. 系统没有万年历功能，正在思考设计方法。 2. 应添加秒表功能。 二、系统组成以及系统各部分的设计 1.时计数模块 时计数模块就是一个2位10进制计数器，记数到23清零。 VHDL的RTL描述如下： ----cnt_h.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_h is port(en,clk,clr:in std_logic; dout:out std_logic_vector(7 downto 0); c:out std_logic); end cnt_h; architecture rtl of cnt_h is signal t:std_logic_vector(7 downto 0); begin process(en,clk,clr) variable t:std_logic_vector(7 downto 0); begin if en=1 then --异步使能 if clk event and clk=1 then t:=t+1; if t(3 downto 0)=XA then --个位等于10则十位加1 t(7 downto 4):=t(7 downto 4)+1; t(3 downto 0):=X0; --个位清零 end if; if tX23 then --大于23清零 t:=X00; end if; end if; if clr=1 then --异步清零 t:=X00; end if; end if; dout=t; end process; end rtl; 时计数器模块仿真波形如下 从仿真波形可知，当计数到23时，下一个时钟上升沿到来时就清零了，符合设计要求。 时计数模块框图如下  分及秒计数模块 分及秒计数模块也是一个2位10进制计数器，记数到59清零。 VHDL的RTL描述如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_s is port(en,clk,clr:in std_logic; dout:buffer std_logic_vector(7 downto 0); c:out std_logic); end cnt_s; architecture rtl of cnt_s is begin process(en,clk,clr) begin if en=1 then if clr=1 then --异步清零 dout=X00; elsif clk event and clk=1 then if dout(3 downto