第2章_380x86系统微处理器剖析.pptVIP

2.5 Intel 80X86微处理器; Intel 8086微处理器内部由两个独立的功能部件组成：执行部件EU、总线接口部件BIU。;2.5.1 Intel 80286微处理器的基本结构 16位处理器，指令与8086兼容 时钟频率：最高25MHz， 24条地址线，有224(16MB)物理寻址能力 集成存储管理和保护机构，四层特权支持操作系统和多任务管理; 80286支持两种工作方式: 实地址方式(简称实方式)和虚地址方式(又称保护方式)。;地址部件AU(Address Unit)：从EU的寄存器中取出地址，产生物理存储器地址或I／O端口地址。 总线部件BU(Bus Unit)：读取指令代码、读/写操作数据。;指令部件IU(Instruction Unit)：从BU取出指令、译码、送入已被译码的指令队列，IU与EU可并行操作。 执行部件EU(Execution Unit)：EU负责执行指令。;2.5.2 Intel 80386微处理器的基本结构 32位处理器，指令与8086、80286相兼容 32位地址线，直接寻址4GB（1GB为230字节）物理地址空间 虚拟存储空间为64TB(1TB为240字节) 最高工作频率为40MHz 多用户、多任务操作系统芯片。存储器管理部件（MMU）和保护机构，数据线、寄存器、运算操作为32位。;80386的功能部件增加到了6个：总线接口部件、指令预取部件、指令预译码部件、执行部件、分段部件和分页部件，它们能相对独立工作。;总线接口部件BIU(Bus Interface Unit)：CPU与系统之间的接口。产生存储器、I／O端口地址、传送数据和命令。总线周期为2个时钟。;指令预译码部件IDU(Instruction Predecode Unit)：指令预译码，完成指令到微指令的转换，存放在已译码的指令队列中，供EU执行。;分段部件SU(Segmentation Unit)：有效地址的计算，从逻辑地址到线性地址。线性地址连同总线周期事务处理信息发送到分页部件PU。SU通过提供一个额外的寻址器件对逻辑地址空间进行管理。 实现任务之间的隔离，实现指令和数据区的再定位。;分页部件PU(Paging Unit)：PU把由SU或IPU产生的线性地址转换成物理地址，管理物理地址空间。一页为4KB，每一段可以是一页，也可以是若干页。PU是80386芯片新增的部件，又是个可选件，若不使用PU，80386的线性地址即是物理地址。 SU和PU合称为存储器管理部件MMU(Memory Management Unit);2.5.3 Intel80486微处理器的基本结构;80486功能部件达到8个：;1、增强型的80387FPU协处理器，处理速度比80387提高了3~5倍 2、8KB的数据和指令Cache 3、采用RISC技术，使芯片内的不规则控制部分减少，指令以较短的周期执行。 4、以布线逻辑直接控制代替微代码控制，缩短可变长指令的译码时间，基本的指令一个时钟周期完成。 5、采用单倍的时钟频率，提高电路稳定性。 6、内部数据总线的宽度为64位，在其Cache与浮点部件之间采用了二条32位总线连线。 7、Cache与FPU浮点寄存器之间可直接进行数据交换，大大减少了中间开销。这也是80486缩短指令周期的重要途径之一。 ;1）超标量流水线： 由“U”和“V”两条指令流水线构成超标量流水线结构 每条流水线都有自己的ALU、地址生成逻辑和Cache接口 在每个时钟周期内可执行两条整数指令 每条流水线分为指令预取、指令译码、地址生成、指令执行和回写5个步骤。;2）重新设计的浮点部件：分为8级流水，使每个时钟周期能完成一个浮点操作。 3）独立的指令Cache和数据Cache：Pentium片内有两个8KB的Cache，双路Cache结构，一个是指令Cache，一个是数据Cache。 4）分支预测：BTB(Branch Target Buffer，分支目标缓冲器)的小Cache来动态地预测程序的分支操作。 5）采用64位外部数据总线：ALU和通用寄存器仍是32位，所以还是32位微处理器，同内存储器进行数据交换的外部数据总线采用64位总线，两者之间的数据传输速度可达528MB／s。;1、一个封装内安装了两个芯片。 一个是CPU内核，包括两个8KB的L1Cache(一级高速缓存)，集成度为550万个晶体管。 另一个是L2 Cache(二级高速缓存)容量为256KB，集成度为1550万个晶体管。这一L2 Cache由全速总线同CPU内核相连，从而提高了程序的运行速度。 2、指令分解为微操作（CISC--RISC）。 3、乱序执行和推测执行。 4、超级流水线（14级）和超标量（3路）技术。;2.5.6 Pentium M