[最新]欧阳星明第二版数字逻辑课件_第6章.pptVIP

第 六 章;　　 　　异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。 　　根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑电路和电平异步时序逻辑电路两种类型。 　　两类电路均有Mealy型和Moore型两种结构模型。 ;6.1.1　概　述 ;二、输入信号的形式与约束;三、输出信号的形式;6.1.2 脉冲异步时序逻辑电路的分析 ;　(4) 用文字描述电路的逻辑功能（必要时画出时间图）。;二、 分析举例 ;⑴ 写出输出函数和激励函数表达式　　　;　　⑵ 列出电路次态真值表 　　J-K触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器时钟端 C1、C2何时有负跳变产生，在次态真值表中用“↓”表示下跳。仅当时钟端有“↓” 出现时，相应触发器状态才能发生变化，否则状态不变。;　　⑶ 作出状态表和状态图 　　根据次态真值表和输出函数表达式（Z = xy2y1），可作出该电路的状态表和状态图如下。;　　⑷画出时间图并说明电路逻辑功能。 　　为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图画出该电路的时间图如下图所示。 ;　　一、方法与步骤 　　⒈ 方法: 脉冲异步时序逻辑电路设计的方法与同步时序 逻辑电路设计大致相同，主要应注意两个问题。;⒉步骤 　　设计过程与同步时序电路相同，具体如下：;二、举例 ;相应二进制状态表为：;　　⑵确定激励函数和输出函数 　　假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现)，T端为1。;　　根据激励函数和输出函数真值表，并考虑到x为0时(无脉冲输入, 电路状态不变) ，可令各触发器时钟端为0，输入端 T随意。可得到简化后的激励函数和输出函数表达式如下： 　　　　　　　　C2 = xy1y0　　；　T2 = 1 　　　　　　　　C1 = xy0　　　；　T1 = 1 　　　　　　　　C0 = x　　　；　T0 = 1 　　　　　　　　Z = xy2y1y0;　⑶画出逻辑电路图 　根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路如下图所示。;6.2.1 概述 ;　　事实上，对上述特点可进一步理解如下： 　　● 脉冲信号只不过是电平信号的一种特殊形式。 ;一、 电平异步时序逻辑电路的结构特点 ;　⒉ 组成 　电平异步时序逻辑电路可由逻辑门加反 馈组成。 ;　　⒋电平异步时序逻辑电路的特点 　　电平异步时序电路具有如下特点： ;　　⑶ 输入信号的一次变化可能引起二次状态的多次变化。　　;　　⒌ 输入信号的约束 　　(1)不允许两个或两个以上输入信号同时发生变化。 　;二 . 电平异步时序逻辑电路的描述方法 ;　　流程表的一般格式如下表所示。;　　例如，用或非门构成的基本R-S触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于Moore型电平异步时序逻辑电路的特例。其激励方程为;　　3. 总态图 　　电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。 ;　　一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。;6.2.2 电平异步时序逻辑电路的分析;二、举例;(1) 写出输出函数和激励函数表达式;(2)作出流程表　　;(3)作出总态图　　;　　(4)说明电路功能 　　从总态图可以看出，仅当电路收到输入序列“00→10→11”时 ，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个“00→10→11”序列检测器。 ;6.2.3 电平异步时序逻辑电路反馈回路间的竞争; 　　根据竞争对电路状态转移产生的影响，可将竞争分为 非临界竞争和临界竞争两种类型。 　　非临界竞争：若竞争的结果最终能到达预定的稳态，则称为非临界竞争。 　　临界竞争：若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则称为临界竞争。 ;　　例如,右图所示某电平异步时序电路的流程表如下。;　　从表可以看出，当电路处于稳定总态(00,00),输入x2x1由00→10时，引起激励状态Y2Y1从00→11；当电路处于稳定总态(10，11)、输入x2x1由10→00时，激励状态Y2Y1从11→00。即两个状态变量均发生变化，所以，当电路中两条反馈回路的延迟时间Δt1和Δt2不相等时，电路中