VerilogHDL基础语法.pptVIP

Verilog HDL基础语法;本章主要内容;3.1 Verilog HDL的特点;3.2 Verilog HDL的描述方式;图 3–1 典型的Verilog设计描述示意图;3.3模块和端口;;例 3–1 端口声明 //Port Declaration input [4:0] a; // 信号名为a的5输入信号 inout b; // 双向信号b output [6:0] c; // 信号名为c的7输出总线信号 ;;;;3.4注释;;3.5 常量、变量与逻辑值;;;Verilog 的四种逻辑值;3.6 操作符;;;;;;;;;;;3.7 操作数;3.8 参数指令;3.9编译指令;;;3.10 系统任务和系统函数;;;;;;;;;;3.11实例: 数据选择器;;;;3.12 数据分配器;;;3.12 小结