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数电实验报告（组合逻辑电路）-  PAGE 7 - 实验一 组合逻辑电路 121180166 赵琛 一、实验目的 掌握组合逻辑单路的一般设计方法，学会正确使用稳压电源和万用表。 二、实验器材 双踪示波器、函数信号发生器、三路直流稳压电源、万用表、74LS00、74LS74 三、实验预习、研究、思考题 1 冒险的产生和输入信号频率是否有关？为了清楚地观察冒险现象，如何选择输入信号频率？ 答：冒险产生与输入信号频率无关。冒险的产生仅仅决定于系统本身。若要清楚观察冒险现象，应该选择输入信号频率比较低，必须低于10M——100M。若信号频率达到这个数量级，冒险产生的尖峰脉冲（约为几十纳秒）将无法与正常的波形脉冲相区分，若信号幅度不够大，会导致观察不清。若有D触发器等对尖峰脉冲敏感的信号，会导致误动作。 2如何消除电路的冒险现象？ 答：（1）、接入滤波电容。由于冒险产生的???峰脉冲躲在几十纳秒以内，所以只要在输出端并联一个很小的滤波电容Cf，即可将尖峰脉冲的幅度削减至门电路阈值以下。 （2）、引入选通脉冲p。如图，因为p的高电平出现在电路达到稳定状态之后，所以各个与门输出端不会出现尖峰脉冲，但此时各个与门输出端正常输出信号也变成脉冲信号，且宽度与选通脉冲相同。 （3）、修改逻辑设计，例如增加冗余项，只要卡诺图中不出现几何相邻项就不会有竞争——冒险现象。 综上，接滤波电容简单易行，但输出波形会变坏；引入选通脉冲要设法得到一个与输入信号同步的选通脉冲，对脉冲的宽度和时间有严格的限制。而修改逻辑设计效果有限。 3静态测试与动态测试在测试效能以及应用等方面有什么差别？ 答：静态测试主要是测试一个输入的波形，而动态测试中显示的是输入在变化中的输出波形。静态测试电路性能稳定，可以更好地用电压表、电流表显示各个点的静态数值，但用示波器看不出变化。而与静态测试相比，动态测试能更方便的测量出电路的逻辑功能，且可以用示波器观察出电路的周期、峰峰值等动态特性。。但由于输入信号在不断变化，在两个信号从0——1和1——0同时变化时，动态测试中可能出现竞争-冒险现象，从而导致测量出波形不够稳定。。 四、实验内容 1、组合逻辑电路的分析与测试。根据图（a）搭试电路，用万用表进行组合逻辑电路的静态测量，确定逻辑功能。 测试： ABZ1Z2Z3Z0=000.154.024.023.98013.964.020.173.96 分析： 由以上分析可知，以及数字电路理论知识可知，电路的逻辑效应为 Z1=（AB）’=A’+B’ Z2=(B(A’+B’))’=B’+AB=A+B’ Z3=(A(A’+B’))’=A’+AB=A’+B Z0= A⊕B， 且高电平约为3.9——4V之间，低电平约为0.1——0.2V。 2、动态测试 a A=0，B=5kHz的方波,测量A、B、Z1、Z2、Z3、Z0的波形。 波形图： b A=1，B=5kHz的方波，测量A、B、Z1、Z2、Z3、Z0的波形。 波形图 c A=10kHz,B=5kHz,的方波，由分频电路（图b）分频后产生，测量A、B、Z1、Z2、Z3、Z0的波形。 波形图： 注：实验中波形并未所画非常完美，但是由于波动不大，未将其画出，会在后文进行分析。 五、数据分析与实验分析 1、对于实验，理论上来说，应该有Voh=5V，Vol=0V，但是，在74LS系列器件中，为了降低功耗，大幅度提高了电路中各个电阻的阻值。这样，导致了Voh达不到5V，而在达到3.5V以上时，即可认为是高电平。而由于TTL电路中T5导通电流存在，低电平不为0.若想要更高的高电平与更低低电平可以换用CMOS电路。 2、在动态测试中，可以发现波形在上升沿和下降沿不够平滑，出现了明显的毛刺，形状为电容充放电的形状，我认为可能原因有： （1）、电路不够稳定，芯片某处某处电容增大，导致在上升沿和下降沿都出现了毛刺。 （2）、在示波器的端口由于示波器自身带有一定的补偿电容，其充放电导致波形变差。 我认为第二种可能性比较大，因为芯片本身稳定性较好，而补偿电容问题可能出现。 3、在动态测试中，未出现竞争—冒险现象，说明电路中器件的延迟时间较短。74LS系列中，引用了抗饱和三极管和引入有源泄放电路，同时，将输入端的多发设计三极管用SBD代替，由于其没有电荷存储效应，有利于提高工作速度。此外，还接入了D3、D4两个SBD。当输出端由低电平条变为高电平，D4为输出端负载电容提供了另一条放电途径，而D3为T4基极提供了一个附加的地内阻放电通路，使得T4更快截止，缩短了传输时间。由于以上措施，使得虽然电阻阻值增大很多，但传输延迟时间仍然很短，看不到竞争-冒险现象。 4、在测量中可以发现静态特性对于电路动态特性有一定的影响。