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第4讲VHDL的顺序语句
第四讲 VHDL硬件描述语言_2;PROCESS（进程）语句;;;if语句;;;;;library ieee;
use ieee.std_logic_1164.all;
entity exam4_2 is
port(clk,rst:in std_logic;
y:out integer range 0 to 9;
co:out std_logic);
end exam4_2;;例3：用VHDL语言设计一个三态门。;case语句;例4：用case语句设计一个四选1多路选择器。;课堂思考题;;作业2 姓名： 学号：; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity lx4_1 is port(a, b:in std_logic_vector(0 to 3); ?? gt,lt,eq:out std_logic); end lx4_1; architecture one of lx4_1 is begin ?? process(a,b) ?? begin ????? gt=0; ????? lt=0; ????? eq=0; ????? if(ab) then????? gt=1; ????? elsif (ab) then ?? lt=1; ????? else????? eq=1; ????? end if; ?? end process; end one; ;
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