以VPX-REDI及RapidIO为前线士兵构建多功能雷达系统.docxVIP

以VPX-REDI及RapidIO为前线士兵构建多功能雷达系统 下一代雷达需要在模式和功能方面提供巨大的灵活性。这一应用需求将促使性能要求的提高，从而对雷达计算与电子设备产生结构性影响。 先进的多功能雷达（MFR）系统必须同时提供多模式搜索、多目标跟踪、合成孔径雷达（SAR）成像及空时自适应处理（STAP）。这些系统将工作在某些最严酷苛刻环境下的无人机（UAV）、有人机、舰载雷达及地面雷达系统中。同时满足性能与加固要求使得利用往日的商用现货（COTS）技术实现多功能雷达应用面临挑战。然而，目前基于开放标准的COTS解决方案可以应对这一挑战。大规模网络带宽、现场可编程门阵列(FPGA)的处理能力、PowerPC的高计算密度场再结合传导性冷却系统中的标准I/O，使雷达即使部署于极其严酷的战场环境也能达到性能要求。结合VITA 46、VITA 48与RapidIO的下一代标准——VPX-REDI，显著提高了COTS传感器的计算性能和鲁棒性。 任务关键系统面临的挑战 图1给出了一个从前端数据获取到后端数据处理和控制的流程示例。其面临的一大难题是如何设计并集成高可靠性的任务关键系统，从而为肩负极具挑战性任务的士兵提供雷达和导航能力。 图1 一个典型的前沿问题是如何最小化敌方的宽频带干扰，以及消除任意未知地点的地面或海杂波。而解决方案是，通过适当地处理所接收的信号并生成一个时频变化的天线方向图（以角度方向图的零点指示干扰机的位置），来计算跟踪干扰机或杂波的角度位置。实际实现取决于以下基本能力： 多元天线（8~100个单元）； 每个单元/通道独立的接收通道和模数转换（A/D）； 在FPGA上实现脉冲压缩算法； 用于转置操作的紧耦合结构的连通性； 用于最终空时自适应信号处理（STAP）与数据处理的高计算密度处理模块间的数据交换。 上述STAP应用的I/O分配需要10 Gbps以上的系统对分带宽以及每秒千兆浮点运算（GFLOPS）能力。如图2、图3所示，其中最具挑战性的两个方面是，使实时接收波束成形计算速率达到40 MHz，以及使自适应波束成形的权重计算速率在100 Hz~1000 Hz内。 图2 基于开放标准的COTS系统 提供一个基于开放标准的模块化COTS系统后，通过结合前端高速微波调谐器和高速A/D（速率在3 GHz甚至更高），I/O就能满足10 Gbps的对半带宽以及STAP和SAR算法所要求的10~100 GFLOPS运算能力这一类特殊要求了。另外，FPGA和PowerPC资源模块将用于专用的高速计算，比如高距离分辨率的脉冲压缩操作；源于高能长发射脉冲的有效的短脉冲响应；以及最后，返回。三维雷达数据立方体上的整个处理链如图4所示。 一个系统主机承载模块需要将雷达接收器/激励器与数据收集控制进行很好的结合与同步，并且在各种用于信号调节的FPGA和用于数据处理及成像的通用处理器中执行I/O分配。这一交换结构连接了系统所有的模块化组件，以便于快速有效地进行数据交换。也使得在分组交换高速串行口（Serial RapidIO）网络中，SAR算法的转置计算能以最大的数据率完成。衡量多对多数据交换结构带宽的黄金标准就是对分带宽。对分带宽用于衡量拓扑结构中任意两节点间的互连能力。对于双星结构的RapidIO网络来说，总对分带宽可以超过16 Gbps。 算法面临的挑战 为应对目前和将来算法所带来的巨大挑战，比如STAP空间处理算法，我们需要一种模块化的硬件体系结构——基于一个新的VITA标准结构要素（form factor）和I/O交换结构。下面将介绍一种支持STAP的雷达系统解决方案，其实现的重点是利用更大的6U版本的VPX-REDI标准与高速串行口（Serial RapidIO）交换结构。基于新的VPX-REDI结构要素（VITA 46和VITA 48）的系统设计提供了足以实现STAP和SAR算法的计算能力和I/O带宽。Mercury Computer Systems公司的PowerStream 6600 VPX-REDI加固计算机系统就是这么一个例子。它可以达到34 Gbps以上的系统RapidIO网络吞吐率。其中的16个模块可以容纳64个PowerPC处理器或21个用户可编程的Xilinx Virtex-4 FPGA。所有这些都在一个由VPX-REDI结构要素得到的传导冷却架构（format）中实现。 转置运算（图2）是雷达处理系统面临的最大挑战之一。VPX-REDI引入了一种新的模块架构，其基于一组新的高速差分信号连接器。在VPX-REDI标准中采用新的连接器组为更快速的信号传递、更大的供电功率以及I/O能力的巨大提升铺平了道路。通过高速串联结构互连，使得VPX-REDI系统可以达到几百Gbps的吞吐量。VPX-REDI结构一个关键的不同