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SystemVerilog硬件设计及建模-第34章
增强的文本值
改进的`define文本替换
时间值
新的变量类型
有符号和无符号类型
静态和动态变量
类型转换
常数;3.1 增强的文本赋值;3.1 增强的文本赋值;3.2 `define增强;3.2 `define增强;3.2 `define增强;3.3 SystemVerilog变量;3.3.1 对象类型和数据类型;3.3.2 SystemVerilog四态变量;3.3.3 SystemVerilog两态变量;3.3.3 SystemVerilog两态变量;3.3.4 显式及隐式变量和线网类型;3.4 RTL中使用两态类型;3.4.1 两态类型和四态类型仿真;3.4.2 case语句中使用两态类型;3.5 数据类型规则的放宽;3.5 数据类型规则的放宽;3.5 数据类型规则的放宽;3.6 有符号和无符号修饰符;3.7 静态变量和自动变量;3.7 静态变量和自动变量;3.7 静态变量和自动变量;3.7 静态变量和自动变量;3.7.1 静态变量和自动变量的初始化;3.7.2 静态变量和自动变量使用原则;3.8 变量初始化的确定性;3.8.1 时序逻辑的异步输入初始化;3.9 强制类型转换;3.9.1 静态转换（编译时转换）;3.9.1 动态强制类型转换;3.10 常数;3.10 常数; SystemVerilog允许用户定义新的变量和线网类型，从而能够在更高的抽象线上进行复杂的设计，使用用户自定义数据类型，可以用更少的代码完成更多的设计功能，并且代码的自文档性和可读性更好。;4.1 用户自定义类型;4.1.1 局部typedef声明;4.1.2 共享typedef定义;4.1.2 共享typedef定义;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型;4. 2 枚举数据类型
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