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EDA技术P5_VHDL行为与结构描述课测23
课堂测试2;课堂测试2-参考答案;ARCHITECTURE structural OF adder8 IS
COMPONENT adder IS
PORT ( x, y : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Cin : IN STD_LOGIC;
Sum : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
Cout : OUT STD_LOGIC );
END COMPONENT;
SIGNAL carry: STD_LOGIC;
BEGIN
c0: adder PORT MAP ( x =x ( 3 downto 0),
y = y (3 downto 0), cin = Cin,
sum=Sum(3 downto 0), Cout = carry );
c1: adder PORT MAP ( x =x ( 7 downto 4),
y = y (7 downto 4), cin = carry,
sum=Sum(7 downto 4), Cout = Cout );
END ARCHITECTURE structural;
;课堂测试3;课堂测试3-参考答案
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