第2部分运算器设计.pptVIP

第二部分 运算器设计; 运算电路包括加法、减法、乘法、除法运算， 按数据宽度可以有4bit、8bit、16bit、32bit、64bit等，有整数运算也有浮点数运算。 掌握以下三种运算模块: ; A、B ： 加数 input Cin : 进位 input Sum : 和数 output Cout: 进位 output;电路描述;1、串行加法器实现(4bit);2、超前进位链加法器 S=A⊕B⊕Ci-1 Cout=AB+Ci-1(A+B) 令Gi=AiBi， 进位产生信号 ，则 Cout=Gi+Pi Ci-1 Pi=Ai+Bi 进位传输信号 四位全加器的进位链逻辑可以表示为如下(进位直接由输入信号经过逻辑运算得到） C1=G0+P0C0 C2=G1+P1G0+P1P0C0 C3=G2+P2G1+P2P1G0+P2P1P0C0 C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0 我们可以改写为(这样实现电路性能更加优化）: C1=G0(P0+C0) C2=G1(P1+G0)(P1+P0+C0) C3=G2(P2+G1)(P2+P1+G0)(P2+P1+P0+C0) C4=G3(P3+G2)(P3+P2+G1)(P3+P2+G1)(P3+P2+P1+G0)(P3+P2+P1+P0+C0);module add4_exceed(a,b,cin,sum,cout); input[3:0] a,b; input 　cin; output[3:0] sum; output cout; wire c1,c2,c3;　 // 中间传递进位，定义为wire型 wire[3:0] g,p; // 进位产生和传递信号 assign g=ab; assign p=a|b; assign c1=g[0]|(p[0]cin); assign c2=g[1]|(p[1]g[0])|(p[1]p[0]cin); assign c3=g[2]|(p[2]g[1])|(p[2]p[1]g[0])|(p[2]p[1]p[0]cin); assign cout=g[3]|(p[3]g[2])|(p[3]p[2]p[1]g[0])|(p[3]p[2]p[1]p[0]cin); assign sum[0]=a[0]^b[0]^cin; assign sum[1]=a[1]^b[1]^c1; assign sum[2]=a[2]^b[2]^c2; assign sum[3]=a[3]^b[3]^c3; endmodule;实现的逻辑电路如下;如果不展开而用CMOS电路则面积更省，电路如下;;Manchester进位链Symbol;乘法器简介 在数字电路中，n×n位的乘法器采用交叉相乘，部分积相加的方式完成乘法运算。图2.27的上半部分给出了对称6位乘法器的算术计算过程，下半部分表示对应6位阵列乘法器中的最后全加器结构。 ASIC乘法阵列中每一个位乘积项采用如下逻辑表达式实现： A[i]B[j]=(A[i]’+B[j]’)’ 每一个输入位信号先经过反相器后，在同另一位经2输入或非门输出得到位乘积。即图2.27上半部分中的AiBj乘积项。 对于6×6的阵列乘法器，前级的位乘法器需要2×6个输入反相器和62个2输入或非门组成。; 将逐位相乘得到的部分积作为求和电路中加法器的输入数据进行求和，得到最终乘积。部分积的求和电路，一般采用全加器阵列实现。由于最低位全加器没有低位数相加，所以可以去除a0-f0一行加法器；最高位（左边）的一列全加器也没有低位数相加，a1-f1也可以去掉。留下5×6个全加器组成不对称的CSA阵列（包括一个半加器）。 对于n×n位的乘法器，可以采用不同的优化方式，提高运算速度或简化电路。具体方法较多，除书中介绍的内容外，还可以参考有关的资料书籍。;;;;二、平行乘法器 乘法运算是数字系统中的核心部件，在不同的应用系统中有各种不同结构的乘法器． N位乘以N位可以用移位加的方法实现，这样完成一次乘法需要完成N次