CPU功能模块和时钟模块选读.pptx

第3章 TMS320LF240x的CPU功能模块和时钟模块 3.1 CPU功能模块 ;;;;2 累加器（ACC) 当CALU中的运算完成后，其结果就被送至累加器，并在累加器中执行单一的移位或循环操作。 累加器的高位字和低位字中的任意一个可以被送至输出数据定标移位器，在此定标移位后，再保存于数据存储器。与累加器有关的状态位和转移指令，位于状态寄存器ST0和ST1中。 进位标志位C 溢出方式标志位OVM 溢出标志位OV 测试/控制标志位TC 3 输出数据定标移位器 输出数据定标移位器的输入是累加器输出的32位数据，将累加器输出的内容左移0－7位，然后将移位器的高位字或低位字存到数据存储器中（用SACH或SACL指令）。在此过程中，累加器的内容保持不变。;3.1.4 辅助寄存器算术单元（ARAU） ;ARAU的8个辅助寄存器提供了强大而灵活的间接寻址能力。利用辅助寄存器中的16位地址可访问数据存储器64K字空间的任一单元。 ARAU除可数据存储器的寻址外，还可用作它用： （1）通过CMPR指令，利用辅助寄存器支持条件转移、调用和返回； （2）利用辅助寄存器作为暂存单元； （3）利用辅助寄存器进行软件计数。根据需要将其加1或减1。;3.1.5 状态寄存器ST0和ST1 两个状态寄存器ST0和ST1包含了DSP运行时的各种状态和控制位。ST0和ST1对控制和编程很重要！ ;ARP（位15-13）：辅助寄存器（AR）间接寻址的指针，选择当前的8个辅助寄存器AR中的一个。;ARB（位15-13）：辅助寄存器指针缓冲器，当ARP被加载到ST0时，原来的ARP被复制到ARB中，也可将ARB复制到ARP中。;C（位9）:进位标志位，在加法结果产生进位时被置1，或在减法结果产生借位是被清0。;3.2 锁相环（PLL）时钟模块和低功耗模式 LF240xDSP片内集成有锁相环(PLL)电路。可从一个较低频率的外部时钟合成片内较高工作频率的时钟。这样，可以相对减少印制板级的电磁干扰，使硬件系统更容易实现，系统性能更好。 PLL可以看作为一个片内外设，接在片内外设总线上，为DSP提供所需要的各种时钟信号,还可以控制低功耗操作。 LF240xDSP有三个引脚与时钟模块有关： （1）XTAL1/CLKIN：外接的基准晶体到片内振荡器输入引脚；如使用外部振荡器，外部振荡器的输出必须接到??引脚。 （2）XTAL2：片内PLL振荡器驱动外部晶振的时钟输出引脚； （3）CLKOUT/IOPE0：时钟输出或通用I/O脚。CLKOUT可用来输出CPU时钟或看门狗定时器时钟，这由系统控制状态寄存器SCSR1中的位14（CLKSRC）决定。当该脚不用于时钟输出时，就可作通用I/O。;图3.3 锁相环的时钟模块电路; PLL支持从0.5?4倍输入时钟频率的倍率，由系统控制状态寄存器（SCSR1)的位11?9来决定。如表3.1所示。 ;2. 外部滤波器电路回路 外部滤波器电路用来抑制信号抖动和电磁干扰，使其影响最小。 滤波器回路接到PLLF和PLLF2引脚，由R1、C1和C2组成。C1和C2必须是无极性的，参数根据振荡器频率确定，参考教材表3.3。 由于电路中存在大量噪声，如何使得滤波效果最好，在设计时，需通过实验来确定滤波器回路元件。;3. PLL旁路方式 可设置为对片内PLL旁路的工作方式，通过复位时拉低TRST、TMS和TMS2引脚来实现。 在这种方式下，不但可以实现PLL旁路，而且可以实现PLL时钟预定标。在这种工作方式下，改变寄存器SCSR1的位11-9无效。此时改变系统时钟的唯一方法是改变输入时钟频率，系统的时钟与外输入时钟相同。例如，要获得一个30MHzCPU时钟速度，那么一个30MHz时钟CLKIN必须提供。在这种方式下，外部的滤波器元件是不需要的。 PLL旁路方式下的时钟规范如下： （1）使用内部时钟方式，那么最小和最大的CLKIN频率分别为4MHz和20MHz。 （2）使用外部时钟方式，那么最小和最大的CLKIN频率分别为4MHz和30MHz（对2407A为40MHz）。 ;3.2.2 看门狗定时器时钟 WDCLK被用来给看门狗提供时钟源。 WDCLK来自于CPU的CLKOUT，这可以保证即使当CPU处于IDLE1或IDLE2模式（低功耗模式，见3.2.3）看门狗定时器也能持续计数。 WDCLK是由看门狗定时器的外围器件生成的，其计算公式为： WDCLK＝CLKOUT/512 当CPU的挂起信号有效时，WDCLK将被停止。这可以通过停止时钟输入到时钟分频（由CLKIN获取WDCLK）来实现。 ;3.2.3 低功耗模式 LF240x的IDLE（睡眠）指令，可关闭CPU时钟，进入睡眠状态