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DDR2简介从1998年的PC100到今天的DDR3，内存技术同CPU前端总线一道经历着速度的提升及带宽的扩展。虽然DDR3在当今已经量产与使用，DDR2在实际上还担任着内存业界应用最广泛最成熟的中流砥柱的角色。DDR2 在DDR的基础上将芯片接口时钟频率提高一倍并将工作电压从2.5V降低至1.8V，从而使其能在相对更低的功耗下获得更高的传输速率。一般情况 下，DDR2的输入时钟频率覆盖200/266/333/400/533MHz，传输比特率覆盖400/533/667/800/1066Mb/s /pin。相对于DDR，由于速度的提升，DDR2在主板设计要求上也有所变化。内存控制器每Channel可级联的DIMM数从DDR时期的4到8条减 少至2到3条，数据线（DQ）上的终端电阻从主板上的分立电阻搬移到了DRAM芯片内部（ODT），数据同步信号（DQS）由单端信号变为单端或差分可选信号。DDR2主板系统架构如右图所示。?图1 DDR2主板系统架构DDR2总线与工作流程以 ??用计算机主板上的DDR2总线为例，DDR2信号线可以分为数据、命令、时钟3部分。其中数据线部分主要完成数据传输工作，包括数据线DQ0-63、 Data Mask线DM0-7、数据同步线DQS/DQS# (数据同步线可选单端或差分，通过设定内存芯片内部寄存器EMR[1]的A10位进行选择)；命令线部分包括地址线A0-14、Bank选择线 BS0-2、行地址选择RAS#、列选择CAS#、写使能WE#、片选CS#、时钟使能CKE及芯片内部终端电阻使能ODT组成，主要完成寻址、组成各种 控制命令及内存初始化工作；差分时钟信号线CK/CK#为整个内存芯片工作提供时钟。所有的信号线中，除了数据线DQ与数据同步线DQS/DQS#为双向信号线外，其余所有信号线均为单向信号线，只能由内存控制器发出信号。对于电源和地线，内存颗粒上有一个参考电压输入和三组1.8V电源与地线，分别为芯片上的数据端口，锁相环和芯片电路供电。对于DDR2内存的工作流程可以非常粗略的概括如下：内存系统上电后由内存控制器对内存芯片进行初始化，主要是配置芯片的工作模式寄存器（MRS/EMRS），从而将内存芯片配置为某种特定的工作模式。初始化完成之后内存芯片便进入Idle模式，此时便可接收控制命令将芯片内部某Bank 激活，该Bank所在的地址代表了后面读写某个具体内存地址时的行地址。Bank激活之后便可接收读/写命令及对应的列地址从而进行相应的读写操作了。右 图为DDR2 SDRAM简化的工作状态图，从图上可以看出内存芯片具体的工作过程实际上是非常复杂的，中间包括了芯片各种状态的转换、易失存储单元的数据刷新以及读写 操作的中断等等。也正是由于DDR2芯片工作的这种复杂性，加之DDR2测试项目指标众多，导致了我们在对DDR2总线进行手工测试时异常复杂与繁琐，致 使手工对DDR2信号进行较全面的测试几乎成了不可能完成的任务。力科推出的QPHY-DDR2一致性测试软件包使这个复杂的问题迎刃而解，它可以自动测试JEDEC组织规定的所有DDR2一致性测试项目并自动生成测试报告，从而极大的提高DDR2测试的精确性与效率。图二 DDR2 SDRAM简化的工作状态图 DDR2测试项目DDR2信号测试项目可主要分为时钟测试，电气性能测试及时序测试三个部分。一）时钟测试时钟测试部分主要测试差分时钟信号线CK/CK#的各方面参数，包括绝对及平均时钟周期、绝对及平均高/低脉宽、占空比抖动、周期抖动、Cycle to Cycle抖动以及连续n周期累积误差tERR(n per)。其中连续n周期累积误差tERR(n per)为统计测量时钟信号连续n个周期时间与n倍平均时钟周期时间的差值，其具体计算公式如下：JEDEC 标准要求测量n分别为2、3、4、5、6-10、11-15时tERR(n per)的最大及最小值。对于这样的要求，如果要用手工测量将是非常耗时且低效率的。力科QPHY-DDR2软件包的时钟测量部分支持上述所有参数的自动 测量，仅需使用一根差分探头将时钟信号接入示波器即可完成所有的测量工作，测量后的所有参数结果及对应波形将列在自动生成的测试报告中并与JEDEC标准 中门限值进行比较。如下图为使用QPHY-DDR2测量tERR(6-10 per)时的部分结果与对应波形。图三 力科QPHY-DDR2测量tERR(6-10 per)的部分结果与对应波形二）电气性能测试DDR2 电气性能测试部分主要测量各信号的直/交流逻辑高/低电平、信号过冲/下冲幅度及范围、差分信号DQS及Clock输入电压及交叉点电压、DQ及DQS输 出信号上升/下降沿斜率（So