设计4 数字时钟电路设计.ppt

设计4 数字时钟电路设计;一、设计课题：多功能数字时钟电路;二、数字时钟原理;三、主体电路的设计与装调;1. 振荡器的设计; 1. 振荡器的设计 ;CD4060由一振荡器和14级二进制串行计数器位组成;1.振荡器的设计 本课题采用集成电路定时器555与RC组成多谐振荡器，一方面是为了练习555集成块的使用，同时可节省器材。;2.分频器;选用3片中规模集成电路计数器74LS90可以完成上述功能 ;异步清零R01、R02 异步置9端R91、R92 计数时： R01或R02为低电平 及R91或R92为低电平 或全部低电平 QA与CKB相连 ;;3.计数器 秒、分为60进制计数器，时为24进制计数器 （1） 60进制计数器 由十进制和六进制级联而成。十进制由74LS90组成，六进制由74LS92组成，引脚图如下：;60进制计数器连线图;（2）二十四进制计数器;4.译码器和显示器 采用74LS48译码，与8421编码器配合;5. 校时电路的设计 ;5.校时电路 采用74LS00(四—二与非门）74LS04(六反相器）;校时电路原理图;;四、功能扩展电路的设计 ; 数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。 不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。 ; 例 要求上午7时59分发出闹时信号，持续时间为1分钟。 解 7时59分对应数字钟的时个位计数器的状态为(Q3Q2Q1Q0)H1=0111，分十位计数器的状态为(Q3Q2Q1Q0)M2=0101，分个位计数器的状态为(Q3Q2Q1Q0)M1=1001。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点59分响，持续1分钟后（即8点时）停响。;1. 定时控制电路的设计;1. 定时控制电路的设计;2. 仿广播电台正点报时电路的设计 ;2. 仿广播电台正点报时电路的设计 ;2. 仿广播电台正点报时电路的设计;3. 报整点时数电路的设计 ;3. 报整点时数电路--减法计数器 ;3. 报整点时数电路--编码器 ;3. 报整点时数电路--编码器 ;3. 报整点时数电路--编码器 ;3. 报整点时数电路--逻辑控制电路 ;3. 报整点时数电路--逻辑控制电路 ;3. 报整点时数电路--逻辑控制电路 ;3. 报整点时数电路--逻辑控制电路 ;3. 报整点时数电路--逻辑控制电路 ;3. 报整点时数电路--逻辑控制电路 ; 如果出现某些整点数不准确，其主要原因是逻辑控制电路中的与非门延时时间不够，产生了竞争冒险现象，可以适当增加与非门的级数或接入小电容进行滤波。 ;4. 触摸报整点时数电路的设计 ;五、设计任务 ;五、设计任务 ;五、设计任务--设计步骤与要求 ;由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路 级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时 如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。通常用几十微法的大电容与0.01?F的小电容相并联 经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图，如图所示 如果因实验器材有限，则其中秒计数器的个位和时计数器的十位可以采用发光二极管指示，因而可以省去2片译码器和2片数码显示器 ;附录：元器件引脚图 （1） 秒、分为60进制计数器，时为24进制计数器 60进制计数器 由十进制和六进制级联而成。十进制由74LS90组成，六进制由74LS92组成，引脚图如下：;74LS92十二进制计数器;60进制计数器连线图;二十四进制计数器;（2）译码器和显示器 采用74LS48译码，与8421编码器配合;（3）74LS00(四—二与非门）、74LS20 (二—四与非门）、74LS04(六反相器）、;（4）74LS191(计数器）、74LS74 (双D触发器）、 74LS03(OC门） ;;调试要点;四、PCB板制作（Protel99使用）;五、调试要点;;;;;;;