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中国地质大学（武汉） EDA报告 姓 名 xx 学 号 2010100xxxx 所 属 系 机械设计制造及其自动化 专业年级 大三 指导教师 雷波 班 级 07210x 实验一 组合逻辑设计 一、 实验目的： 通过一个简单的3-8译码器的设计，让学生掌握组合逻辑电路的设计方法。 掌握组合逻辑电路的静态测试方法。 初步了解QuartusII原理图输入设计的全过程。 二、实验的硬件要求： 输入：DIP拨码开关3位。 输出：LED灯。 主芯片：EP1K10TC100-3。 三、实验原理：  三八译码器三输入，八输出。当输入信号按二进制方式的表示为N时，输出端从零标记到八记，标号为N输出端输出低电平表示有信号产生，而其它则为高电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位有效的情况下，能表示所有的输入组合。 3-8译码器真值表 输入 输出 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 四、实验程序图： 五、实验仿真结果： 拨动三个拨码输入开关，对应的LED指示灯点亮，实现译码功能，即实现了三个开关的任意组合。 实验二 扫描显示电路的驱动 一、实验目的:  二、实验要求:  三、实验：  四、实验原理： 四位拨码开关提供8421BCD码没，经译码电路后成为七段数码管的自行显示驱动信号。（A…G）扫描电路通过可调节时钟输出片选地址SEL[2..0]和A…G决定了8位中的哪一位显示和显示什么字形。SEL[2..0]变化的快慢决定了扫描频率的快慢。 五、实验程序及程序图 1、程序代码： library ieee; use ieee.std_logic_1164.all; entity decl7s is port (a :in std_logic_vector(3 downto 0); led7s:out std_logic_vector(6 downto 0)); end ; architecture one of decl7s is begin process(a) begin case a is when 0000=led7s=0111111; when 0001=led7s=0000110; when 0010=led7s=1011011; when 0011=led7s=1001111; when 0100=led7s=1100110; when 0101=led7s=1101101; when 0110=led7s=1111101; when 0111=led7s=0000111; when 1000=led7s=1111111; when 1001=led7s=1101111; when 1010=led7s=1110111; when 1011=led7s=1111100; when 1100=led7s=0111001; when 1101=led7s=1011110; when 1110=led7s=1111001; when 1111=led7s=1110001; when others=null; end case; end process; end; 2、由