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学生姓名： 学 号： 专业班级： 实验类型：■ 验证 □ 综合 □ 设计 □ 创新 实验日期： 2010.10.14 实验成绩： 实验一 一位二进制全减器设计 一、实验目的 （1）熟悉和掌握Quartus II软件的各模块功能和使用方法。 （2）熟悉掌握EDA设计流程，复习简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果。 （3）熟悉EDA实验箱内各模块的元器件。 二、实验要求 采用原理图输入法和文本输入法分别实现，分层设计，底层由半加器（也用原理图输入法）和逻辑门组成。 三、设计原理 ㈠：原理图输入法设计原理 全减器可由两个半减器和或门组成。 表1：半减器真值表（co是本位向高位的借位 ,so是结果） a b so co 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 由真值表可以画出实验电路原理图 图1： h-suber的原理图 表2：全减器的真值表（F是结果，co是本位向高位的借位，C是地位向本位的借位） A B C F CO 0 0 0 0 0 0 1 0 1 1 1 0 0 1 0 1 1 0 0 0 0 0 1 1 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 再由全减器真值表得到实验电路原理图 图2：f_suber的原理图 （二）、文本输入法设计原理（——程序根据书本P80的例4—17完成。） 用VHDL语言对一位二进制全减器进行描述：(利用CASE语句按照真值表来描述) LIBRARY IEEE; --全减器描述，真值表描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_suber2 IS PORT (a,b,c : IN STD_LOGIC; --信号输入端口，a为被减数，b为减数，c为来自低位的借位 F,co : OUT STD_LOGIC ) ; --信号输出端口，F为本位差，co为向高位的借位（相当于符号位） END ENTITY f_suber2; ARCHITECTURE one OF f_suber2 IS SIGNAL abc : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN abc = abc; --a,b,c的并置操作 PROCESS(abc) BEGIN CASE abc IS --赋值法实现全减器功能 WHEN000= F=0; co=0 ; WHEN010= F=1; co=1 ; WHEN100= F=1; co=0 ; WHEN110= F=0; co=0 ; WHEN001= F=1; co=1 ; WHEN011= F=0; co=1 ; WHEN101= F=0; co=0 ; WHEN111= F=1; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE; 四、实验设备 PC机一台 ，Quartus II软件一套，EDA实验箱一个 五、实验步骤 （一）、原理图输入法步骤 1．启动Quartus II软件，按照File→New Project Wizart…→。。。。建立新工程f_suber并存在F：＼Altera＼f_suber1中； 2．选择菜单File→New→Block Diagram/Schematic File，点击OK后在打开的界面画出图1 ：h_suber的原理图，并存盘于f_suber1中，再由菜单File→Create/Update→Create Symbol Files For Current File 将当前文件h_suber.bdf变成一个元件符号存盘，作为全减器的可调用元件； 3．选择菜单File→New→Block Diagram/Schematic File，点击OK后在打开的界面下画出图2：f_suber的原理图，并存盘于f_suber1中；然后点击按钮进行编译，编译完成。 4．选择菜单File→New→Vector Waveform File建立波形文件和进行引脚设置并存盘，然后接好实验箱，点击，开始仿真。其中A（a），B（b）,C(c)接的是引脚53,54,55；F，co接的是引脚206,208 5．选择菜单Tools→Programmer，结束后，比