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PAGE  PAGE 211 华北航天工业学院试题 课程名称：可编程器件EDA技术与实践 试卷种类：期末考试（A）卷，共5页 班级： 姓名： 学号： 成绩： ——————————————————————————————— 一二三四五一.填空（20分） CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。。 2．图形文件的扩展名是 GDF ，仿真通道文件的扩展名是 SCF ，波形文件的扩展名是 WDF，使用VHDL语言，文本设计文件的扩展名是 .VHD 。 3．VHDL基本结构为. USE定义区，.PACKAGE定义区， ENTITY定义区ARCHITECTURE定义区 ，和CONFIGURATION定义区。 4．指出下面图形中节点的类型ctrl 输入 clk 输入 state 隐含 Q[3..0]输出 5．结构体的描述方式: Structure描述、Date Flow描述、Behavior Process描述。 6．填出标注框中的内容 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY if_case IS PORT ( a, b, c, d : IN Std_Logic; sel : IN Std_Logic_Vector(1 downto 0); y, z : OUT Std_Logic); END if_case; ARCHITECTURE logic OF if_case IS BEGIN if_label: PROCESS(a, b, c, d, sel) BEGIN 进程语句 敏感信号表 IF sel=00 THEN y = a; ELSIF sel=01 THEN y = b; ELSIF sel=10 THEN y = c; ELSE y = d; END IF; END PROCESS if_label; 二、简答题20分（每题5分） 在可编程逻辑电路设计中竞争和冒险是怎样产生的，如何避免。 答：当某一时刻同时有一个以上的信号发生变化时容易产生毛刺；组合逻辑电路是会产生竞争冒险的。 避免方法：（1）增加延时时间短的引脚的传输路径使引脚间的传输时间相同即信号同时发生变化。（2）增加同步电路 （3）改变编码方式 什么是边界扫描测试技术?它解决什么问题? 答：边界扫描测试技术（Boundary Scan Testing，BST），主要用于解决可编程逻辑器件芯片的测试问题。 这种测试可在器件正常工作时捕获功能数据。器件的边界扫描单元能够迫使逻辑追踪引脚信号，或是从引脚或器件核心逻辑信号中捕获数据。强行加入的测试数据串行地移入边界扫描单元，捕获的数据串行移出并在器件外部同预期的结果进行比较。 标准的边界扫描测试只需要五根信号线，即TDI（测试数据输入）、TDO（测试数据输出）、、TRST（测试复位输入）TMS（测试模式选择）和TCK（测试时钟输入），TRST能够对电路板上所有支持边界扫描的芯片内部逻辑和边界管脚进行测试。应用边界扫描技术能够增强芯片、电路板甚至系统的可测试性。 简述MAX+PLUSⅡ的设计流程。 答：MAX+PLUSⅡ的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验（仿真和定时分析）、器件编程四个步骤。 设计输入：可以采用原理图输入、HDL语言描述、及波形输入等几种方式。 设计编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。 设计校验（项目仿真）：包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。 器件编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。 在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。 4．设计时怎样选择CPLD和FPGA芯片？ 答：从以下几个方面进行选择： 1．逻辑单元 CPLD中的逻辑单元是大单元，通常其变量数约20～28个。FPGA逻辑单元是小单元，其输入变量数通常只有几个， 2．内部互连资源与连线结构 FPGA单元小、互连关系复杂，所以使用的互连方式较多。CPLD不采用分段互连方式，它使用的是集总总线。 3．编程工艺 CPLD属于只读（R