赛灵思XtremeDSP开发工具降低功耗并扩展Virtex-5DSP应用.PDFVIP

赛灵思 XtremeDSP 开发工具降低功耗并扩展 Virtex-5 DSP 应用的性能 关键词：Virtex-5 ，DSP，XtremeDSP，Xilinx，FPGA 北京—2006 年 11 月 8 日—全球可编程逻辑解决方案领导厂商赛灵思公司（Xilinx, Inc. (NASDAQ: XLNX)）今天宣布其 8.2 版本的 XtremeDSP 开发工具上市。这些工具包括 System Generator for DSP 及 AccelDSP，其特色在于已优化的 DSP 支持赛灵思 Virtex-5 LX 和 LXT，它们是业内唯一 的 65nm FPGA。新版软件工具使那些即使不熟悉 FPGA 的 DSP 系统设计工程师及算法开发工程师 也能够设计、仿真和验证 DSP 系统。而且与前一代 Virtex-4 LX FPGA 相比，新的开发工具可降 低功耗达 40%，DSP 性能提高 10%并极大地减少了面积。 “我们一直致力于为客户提供世界级 DSP 设计工具及方法，这一战略的实施正为我们的 DSP 客 户带去巨大的利益。”赛灵思公司处理方案部副总裁兼总经理 Omid Tahernia 说：“System Generator 和 AccelDSP 开发工具及 Virtex-5 FPGA 是我们解决方案策略的核心部分。此外，它 们提供业内最高 DSP 性能、最低 DSP 功耗及最小的面积，开发时间比传统的 RTL 设计方法缩短 5 到 30 倍。我们正帮助客户在他们的市场上获得重大的竞争优势。” 除了支持 Virtex-5 LX 及 LXT FPGA 之外，8.2 版本的 AccelDSP 及 System Generator 也支持赛 灵思的较低成本 Spartan-3E FPGA 产品系列。这些 FPGA 比较适用于像宽带接入及家庭联网这样 的成本敏感型应用。这些应用不仅需要 XtremeDSP 技术的并行处理能力，而且需要最低的逻辑 成本，以便集成像接口、外围设备及控制逻辑这样的附加系统功能。 System Generator for DSP 8.2 版工具 新型 8.2 版本 System Generator 使 DSP 系统和算法开发商—不用写 VHDL 或 Verilog 编程—就 能够利用来自 MathWorks 的 MATLAB 及 Simulink 来开发他们的设计。一旦浮点建模完成，设计 工程师采用赛灵思的比特及周期精确工具箱对其进行量化并自动生成 HDL/RTL、用于赛灵思 FPGA 的网表或完整的比特流，包括新的 Virtex-5 LX 和 LXT 器件。最后，设计工程师在 Simulink 环境内采用高带宽硬件在环仿真来验证并调试实际 FPGA 上的设计。这次发布的新品是 FIR Compiler 2.0。这种参数化 FIR 滤波器编译器通过添加用于多速率滤波器的对称系数优化来扩 展了以前的版本，从而把 DSP48 资源减少达 50%。 AccelDSP 8.2 工具 AccelDSP 是业内使 DSP 设计工程师采用 MATLAB 开发算法并把它们综合到 RTL 之中的唯一工具。 该工具使提供定点 MATLAB 及 C/C++仿真模型两者的自动浮点到定点生成成为可能。它也能提供 算法探索，从而让工程师在采样率、性能及面积之间进行折衷，并提供自动化测试基准生成。 一旦采用 AccelDSP 工具生成 RTL，System Generator 库模块可被创建以集成到更大的系统之中。 新发布的 8.2 版本包含 AccelWare 算法 IP。 此外，当单独采购时，针对 AccelDSP 的新定价和封装使工具成本节省了 50%；当作为完整的基 于模型的设计软件封装的一部分采购时，工具成本节省了 60%。 关于 Virtex-5 Vi