数字时钟电路课程设计书讲述.docx

数字时钟电路课程设计说明书 第  PAGE \* MERGEFORMAT 12 页 共  NUMPAGES \* MERGEFORMAT 12 页 仿真文件及课程设计详细报告点/detail/qq9560428 1 功能要求 （1）掌握秒定时电路的设计、仿真与调试，精度±0.1s； （2）掌握十进制时、分、秒计时与LED数码显示电路的设计、仿真与调试； （3）掌握启停、清零电路的设计、仿真与调试； （4）掌握整点蜂鸣器提示电路的设计、仿真与调试； （5）掌握方案设计与论证； （6）掌握用相关软件进行电路图设计、仿真，以及对仿真结果的分析、总结。 2 工作原理及原理框图 数字时钟由振荡器、校时电路、计数器、译码显示、报时电路组成。其中，振荡器用于产生标准的秒信号，其精度控制在±0.1S，秒信号经过秒计数器开始计数，把累加的结果以时、分、秒的形式，经过译码器和显示器显示出来。时显示由时计数??、译码器、显示器构成，分、秒显示由六十进制的分、秒计数器、译码器、显示器构成，其中扩展电路为报时电路，利用分计时器向时计数器的进位信号触发蜂鸣器。当计数电路出现误差时，可以用校时电路进行校时、校分和校秒的功能。 图1 3 各单元电路设计 3.1 振荡器 振荡器是数字钟的核心。振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，根据实际的任务需要，我们的振荡器仅需产生1HZ的信号供给秒计数器，而无需产生其他频率的信号，因此采用555定时器与RC构成的多谐振荡器，用于产生秒信号，从而省去了分频器。 多谐振荡器的周期计算公式为： T=T1+T2=0.7*(R1+2R2)*C=1s 其中R1设为410Ω，R2设为510Ω，经计算得C=1mF 由于电路较为复杂，振荡器接入整体电路会产生一定的误差，因此将1mF的电容设定为可变电容，经过多次的仿真和调试确定出可变电容的百分比在26%左右时，振荡器可以产生（1±0.04）HZ的频率，即换算成周期为（1±0.04）s，精度要求符合±0.1s。其中，图2为振荡器的仿真波形图，振荡器可以产生标准方波。图3为振荡器工作时的输出频率。 图2 图3 3.2 时间计数器电路 计时电路用于实现数字时钟的基本计数功能。获得秒脉冲后，可以根据60秒为1分，60分为1小时，24小时为一天的规律计数。因此，时计数器采用二十四进制，而分计数器和秒计数器则采用六十进制。这些计数电路均可以由中规模74LS160集成芯片来实现，其中74LS160的管脚图和功能表如下所示。 图3 图4 3.2.1 秒计数器的设计 秒计数器是由六十进制加法计数器构成。因此，采用两片74LS160级联的方式。根据实际需要，我们利用74LS160的异步清零端，和反馈归零法来实现。我们的秒计数器由两个74LS160（Us9、Us10）和74LS00四2输入与非门组成，如图3所示，其中个位计数器Us10接成十进制形式。十位计数器Us9选择QB和QC做反馈端，经与非门输出控制清零端~CLR,接成六进制形式。个位与十位之间采用同步级联方式，将个位计数器的进位输出端RCO接至十位计数器的计数端ETP，完成个位对十位计数器的进位控制。秒信号脉冲作为计数器脉冲输入到CP端。 图5 3.2.2 分计数器的设计 分计数器也是六十进制计数器，同秒计数器一样是由两片中规模74LS160构成。其组成方法及电路图同秒计数器。图6为分计数器电路。 图6 3.2.3 时计数器的设计 时计数器是由二十四进制加法计数器构成。因此，采用两片74LS160级联的方式。根据实际需要，我们利用74LS160的异步清零端，和反馈归零法来实现。我们的时计数器由两个74LS160（Uh1、Uh2）和74LS00四2输入与非门组成，如图5所示，选择个位计数器Uh1的QC和十位计数器Uh2的 QB，经与非门输出控制清零端~CLR。个位与十位之间采用同步级联方式，将个位计数器的进位输出端RCO接至十位计数器的计数端ETP，完成个位对十位计数器的进位控制，实现二十四进制递增计数。 图7 3.3 译码显示电路的设计 计数器实现了对时间的累计以8421BCD码的形式输出，为了将计数器输出的8421BCD码显示出来，需要显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流。因此，我们采用共阴极的七段数码显示管和74LS48作为译码器，其中74LS48的管脚图和功能表如图8、图9所示。 图8 图9 译码显示电路由74LS48和七段数码管组成。电路一共需要六个译码器和六个七段数码管。六个七段数码管，随着秒计数脉冲不断地输入和计时的变化，连续的进行时、分、秒计时显示。如图10所示为一个译码器和一个数码管。 图10 3.4 校时电路的设计 校时电路的作用是当计数器