第二章VHDL简单认识.pptVIP

从上面的例子可以看出： - Verilog模块结构完全嵌在module和endmodule声明语句之间； - 每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义。 　TEST_AND模块运行后的结果如下： Time=0 a=0 b=0 out1=1 out2=0 Time=1 a=1 b=0 out1=1 out2=0 Time=2 a=1 b=1 out1=0 out2=1 Time=3 a=0 b=1 out1=1 out2=0 　　此处无循环操作，所以仿真器执行所有的事件后自行停止，不需要指定仿真结束时间。 过程赋值与连续赋值区别 Verilog HDL语言中过程赋值和连续赋值之间区别很大。 连续赋值使用关键词“assign”，而过程赋值的形式是: 寄存器变量=赋值表达式； 过程赋值只允许出现在initial和always过程块中 过程赋值改变一个寄存器的状态，即时序逻辑； 连续赋值用来描述组合逻辑，连续赋值语句驱动连线型变量，输入操作数的值一发生变化，就重新计算并更新它所驱动的变量。掌握这一区别很重要。 第一层次是行为描述。所谓行为描述，实质上就是使用数学模型对整个系统进行的描述。对系统进行行为描述的目的是为了在系统设计的初始阶段，通过对系统行为的仿真来发现设计中存在的问题。在行为描述阶段并不真正考虑实际的算法和操作用什么方法来实现，注意力主要集中在系统的结构和工作过程能否达到设计要求方面。在进行完行为描述之后，通常要把它转换为RTL级的描述。 第三层次是逻辑综合。在这一阶段主要是利用逻辑综合工具，将RTL级的程序转换成用基本逻辑元件表示的文件(门级网表)，并且综合结果也可以以原理图的方式输出。得到网表之后，还需要进行门级仿真和定时检查。如果一切正常，则设计工作到此结束。 2.3 Verilog HDL设计流程 　　在用Verilog HDL进行硬件设计的过程中，开发人员通常是将设计分成三个层次进行设计，如图2.4所示。 　　 图2.4 Verilog HDL设计流程 　　第二层次是RTL方式描述。用行为方式描述系统结构的程序抽象程度很高，很难直接映射到具体逻辑元件的实现。要想得到硬件的具体实现，必须将行为方式的Verilog HDL程序改写为RTL方式的程序。在编写完RTL方式的程序之后，就可以利用仿真工具对程序进行仿真了。如果仿真通过，就可以进行逻辑综合工作。 　　 第2章 初识Verilog HDL 第2章　初识Verilog HDL 2.1 Verilog HDL的设计方法 2.2 Verilog HDL中的模块及其描述方式 2.3 Verilog HDL设计流程 2.1 Verilog HDL的设计方法 　　Verilog HDL的设计方法归纳起来主要有两种：自下而上(Bottom-Up)的设计方法与自上而下(Top-Down)的设计方法。另外，还可根据实际情况，利用这两种方法的组合进行综合设计，即综合设计方法。 2.1.1 自下而上(Bottom-Up)的设计方法 　　方法的步骤自下而上的设计方法是一种传统的电子系统设计方法，其具体流程如图2.1所示。 图2.1 自下而上设计 首先根据系统要求编制技术规格书，并画出系统控制流程图；然后依照技术规格书和系统控制流程图，对系统的功能进行细化，合理划分功能模块，并画出系统的功能框图；接着进行各功能模块的细化和电路设计；当各功能模块电路设计、调试完成后，将各功能模块连接起来进行全系统的调试。 　　自下而上的设计方法常用于原理图设计中，它的优点是： 　　(1) 设计人员对于用这种方法进行设计比较熟悉。 　　(2) 实现各个子块电路所需的时间较短。 　　但这种设计方法也有许多不足之处，具体表现为： 　　(1) 一般来说，容易造成对系统的整体功能把握不足。 　　(2) 因为必须先完成各个小模块，所以系统的实现需要较长时间。 　　(3) 这种方法对设计人员之间相互进行协作有比较高的要求。 团队精神 与人交流的能力！ 2.1.2 自上而下(Top-Down)的设计方法 　　随着硬件技术以及HDL语言的发展，电子系统的设计方法发生了巨大的变化，传统的自下而上的设计方法已经不能满足复杂度日益增长的系统的要求。目前在电子系统的设计中已经越来越多地采用自上而下的设计方法了。其具体流程如图2.2所示。 图2.2 自上而下设计方法的步骤 在这种新的设计方法中，由系统用户对整个系统进行方案设计和功能划分，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，直到可以直接用元件库中的元件来实现为止。 　　自上而