FIFO使用讲解.pptx

FIFO设计使用;Wr_en：写使能信号，写之前应该设置为1. Rd_en：读使能信号，读之前应该设置为1. 注意，以上两个信号的设置有一定的技巧，后面详解 Rst： 清零信号 FIFO分类: 同步FIFO是指读时钟和写时钟为同一个时钟。在时钟沿来临时同时发生读写操作。异步FIFO是指读写时钟不一致，读写时钟是互相独立的。 由于分帧时候用到的FIFO是异步的，这里只讲解异步FIFO。 /wenda/thread?tid=7643f692b77a955cclk=wttpcts 参考资料可以查阅 ;上面一页是一个异步FIFO的引脚图。 可以看出分为读、写两个域，由于是异步的，则两个域相对独立。 下面逐个讲解这个异步FIFO比较重要的引脚 Rst：重置端口。这是一个异步重置信号。它至少要在3个读写时钟置为高电平，才能完成芯片的重置。当然重置是指重置所有的内部指针（读写指针等），输出寄存器和内存（initializes all internal pointers,output registers and memory），要注意输出被重置了（因为指针被重置了），而不是芯片内存存储的数据被重置了，也就是这个信号并不会对芯片内部的数据清零。 ;Wr_clk：写时钟。在写域内所有的信号和它都是同步的，在上升沿时更改状态。 Din：要写入fifo的数据。 Wr_en：写使能信号。如果fifo非满的话，设置此信号可以是数据写入。 Wr_ack：写入应答信号。如果写成的话，才输出即被置位高电平。 ;要注意观察这个图。当设置wr_en信号时，写操作在下一个时钟周期完成。 也就是说，如果在wr_clk上升沿设置这个信号，并不会使这个上升沿的写操作成功，所以在下一个上升沿才会有效，这个可以从wr_ack信号看出，因为wr_ack信号就是标识有效写操作的。但是有一点要明白，如果在写时钟的一个下降沿将wr_ack设置为高电平，则紧接着的写时钟的第一个上升沿的写操作是有效的。这可以猜出写操作的一个流程。在写时钟的上升沿到来时，程序首先检查wr_en是否为高电平，为高电平则写入，否则拒绝；然后检查外部对wr_en信号的设置，为0则置位低电平，为1则置位高电平。这样就造成了写操作在下一个上升沿有效。但是如果在下降沿置wr_en为高电平，那么根据上述程序的流程，在紧接着的一个上升沿写操作是有效的??; 其实图中的每个信号的小间隔也可以说明这个问题。 ;这是一个比较经典的读写时钟波形，可以参考。注意，din、wr_en是在下降沿被改变的，这是一种比较好的设置方法