Verilog入门训练4—三人表决器.pdfVIP

实训3：三人表决器的设计与实现 问题提出：表决器既是多数通过事件，三个人参与表决，大于或等于二人即为通过。请设计 一个数字组合逻辑电路，实现上述三人表决功能。 1. 逻辑抽象 假设参与表决的三人分别为A 、B、C，表决结果为F。当三人中有两人或以上同意，即 A 、B、C 三个输入中有两个或以上为1 时，F=1。在FPGA 开发板上，同样可以定义三个 拨动开关分别代表A 、B 和C，一个LED 灯代表F，表决通过时，灯亮，否则灯灭。 2. 列出真值表 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 AB 00 01 11 10 C 0 0 0 1 0 1 10 1 1 1 得到：F=AB+BC+ AC 3. 使用Quartus 8.0 建立项目，建立过程和注意事项见前两周的实验指导，选择器件时随便 指定一个。这里的项目名称为 voter3 。（切记项目保存路径和实验过程中新建的文件保 存路径都不要出现中文） 4. 项目建好后，新建Verilog 文件并输入代码 选择“File”—— “New”—— “Verilog HDL file”。第1 种方法：直接根据逻辑表达式写 出代码，即数据流描述方式。如下所示。保存文件，文件名同为voter3 。 5. 编译项目。“Processing”—— “Start Compilation ” 6. 功能仿真 编译通过后，新建波形仿真文件：“File”—— “New”，选 择“Vector Waveform File ”，如 下 图所示： 在出现的编辑界面左侧右键，选择如下： 在“Insert Node or Bus”里选择“Node Finder…” 在弹出来的“Node Finder”中，首先在“Filter”中选择“Pins：Unassigned”，然后点击“list”， 在“Nodes Found”中会列出所有的引脚，第三步选择全部引脚（鼠标拉），点击“ ”，最 后点击“OK ”即可。在回到的“Insert Node or Bus”界面点击“OK ”。 这时候会看到所有的引脚会列出来，如下所示，三个输入默认为低电平，输出F 状态未知。 由实验原理可知，为了得到A 、B、C 三个信号不同的组合，设置A 为10ns 周期信号，B 为 20ns 周期信号，C 为40ns 周期信号。设置方法如下： 选择输入“A ”，点击右键，选择“Value ”—— “Clock ”。 在Clock 中设置周期为10ns。如下所示： 按设置完成后，如下所示： 保存波形文件，路径不要有中文！ 添加完激励信号后，选择“Processing”— “Simulator Tool ”，在 “Simulation mode ”中选择 “Functional”，再点击“Generate Functional Simulation Netlist ”。然后选择“Overwrite simulation input file with simulation