实验5用状态机实现序列检测器的设计.docVIP

实验五 用状态机实现序列检测器的设计 实验目的 熟悉QuartusⅡ软件应用环境，了解实验流程。 编写简单的Verilog代码，并在QuartusⅡ中进行调试和验证，并在EDA6000中下载代码和验证。 掌握用状态机（State Machine）实现序列检测器的设计。 实验原理 假设检测器预先已经设定一个8位序列d，那么当由din端口串行输入的一个8位序列，与d完全相同时，检测器输出代码1010，即在试验箱上的LED上显示一个“A”；否则，检测器输出1110，即在试验箱上的LED上显示一个“E”。同时，当清零信号clr有效时，输出为1110。由清零信号clr和输入信号din共同控制状态机的状态变化。 实验内容 1、检测一组二进制序列信号，当连续的脉冲信号和预先设定的序列d相同时，显示字符“A”，否则显示“E”。 2、使用工具为译码器建立一个元件符号 3、设计仿真文件，进行验证。 4、编程下载并在实验箱上进行验证。 实验步骤 新建Verilog工程项目，编写代码并保存至与模块名对应的项目文件夹。 编译程序，编译无误后，在【tools】【netlist viewers】里面选择RTL Viewer，观察电路结构；在【tools】【netlist viewers】里面选择State Machine Viewer，查看状态机转换图。 新建波形文件进行仿真。保存时要和源程序存放在