《数字电子技术基础第二版》3.9组合逻辑电路的分析和设计.pptVIP

3.9 组合逻辑电路中的竞争与冒险 上页 下页 后退 模拟电子 数字电子技术基础 上页 下页 返回 前面讨论组合逻辑电路的工作时，都是在输入输出处于稳定的状态下进行的。 实际上，由于电路的延迟，使逻辑电路在信号变化的瞬间可能出现错误的逻辑输出，从而引起逻辑混乱。 由于竞争而使电路输出产生尖峰脉冲的现象叫做冒险现象，简称险象。 在组合电路中，某一输入变量经不同途径传输后，到达电路中某一会合点的时间有先有后，这种现象称为竞争。 3.9.1 竞争冒险现象及原因 (1) 竞争与冒险现象说明 对于图示电路 b. 如果考虑门的延迟，但忽略信号的前后沿。 其输出函数为 a. 在理想情况，即不考虑门的信号延迟和信号的上下沿。 当B=C=1时， 应有F=A+A=1，，即不管A如何变化，输出F恒为高。 F=AB+AC 假定各门的延迟时间均为tpd 输入输出信号波形 在输出端产生了一种宽度很窄的脉冲， 人们形象地称其为毛刺。 这种输出是由竞争所造成的错误输出。 门的延迟时间tpd越大，则输出出现的脉冲越宽。 输出出现的这种脉冲不是逻辑表达式所预期的，但在实际电路中是可能存在的。 竞争是经常发生的，但不一定都会产生毛刺。所以竞争不一定造成危害。但一旦出现了毛刺，若下级负载(特别是时序电路)对毛刺敏感，则毛刺将使负载电路发生误动作。 (2) 冒险现象的类型 a) 1险象 在输入信号变化前后，稳态的输出均为1，且在1的输出上出现一个负向窄脉冲(即输出为1?0?1)。这种险象称为静态1险象。 1险象(输出负脉冲) (B=C=1时） b) 0险象 在输入信号变化前后，稳态的输出均为0，且在0的输出上出现一个正向窄脉冲(即输出为0?1?0)。这种险象称为静态0险象。 0险象(输出正脉冲) (B=C=0时） 3.9.2 险象的识别和消除方法 1. 险象的识别 (1) 代数法 首先，找出具有竞争能力的变量； 静态1险象(如X从1 ? 0) 静态0险象(如X从0 ?1) 然后逐次改变其它变量，若得到的表达式，为下列形式之一，则有险象存在。 [解] 由函数可看出变量A和C具有竞争能力，且有 [例1] 判断 是否存在冒险现象。 由上可看出，当B=C=1时将产生1险象。 [例2] 判断 的冒险情况。 A变量 C变量 由上可看出，当B=C=0和A=B=0 时将产生 0险象。 [解] 变量A、C具有竞争能力，冒险判别如下： （2） 卡诺图法 如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。 判断的方法： 图上两卡诺圈相切，当输入变量ABC由111变为110时，F从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为0，则函数值可能按1 - 0 - 1变化，从而出现毛刺。 如图所示 2. 险象的消除 (1) 修改逻辑设计(增加冗余项) 增加多余项BC即是在卡诺图上两卡诺圈相切处增加了一个BC圈。 式 F=AC+AB，在B=C=1时，F=A+A 将产生 “1” 险象。 若增加多余项BC，使 则当B=C=1 时，F恒为1， 所以消除了冒险。 (2) 引入选通脉冲 由于险象仅发生在输入信号变化的瞬间，因此在这段时间内先将门封住，待电路进入稳态后， 再加选通脉冲选取输出结果。即可消除现象。 利用选通法消除冒险 (3) 输出端接滤波电容 由于险象产生的尖峰脉冲一般都很窄，所以在输出端加一滤波电容CF，可有效地削弱尖峰脉冲幅度。 CF取值越大，滤波效果越好，但却会使正常输出信号前后沿变坏。故参数要选择合适，一般由实验确定。 (a) 未加滤波电容的输出 (b) 加滤波电容后的输出 加电容消除险象 加选通脉冲则是行之有效的方法。目前许多MSI器件都备有使能(选通控制)端， 为加选通信号消除毛刺提供了方便。 三种方法的特点： 增加冗余项适用范围有限； 加滤波电容是实验调试阶段常采取的应急措施；