《数字电子技术基础第二版》5.3时序逻辑电路.ppt

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《数字电子技术基础第二版》5.3时序逻辑电路

5.3 基于触发器时序电路的设计 上页 下页 后退 模拟电子 在选定时钟信号作用下,FF0 、FF1 、FF2均在各自的时钟信号下跳变时状态翻转,所以用下降沿触发的T触发器组成三位二进制异步加法计数器电路最为简单。 1T C1 CP Q0 Q1 Q2 1T C1 1 1T C1 (3) 逻辑电路图 CP 关于时钟信号选择的两点补充说明: 1. 选择各触发器时钟信号 CP0 = CP CP2 = CP、Q0、Q0 CP1 = CP、Q0 如果在需要翻转时提供时钟信号沿,不需要翻转时就没有时钟沿。 如果都选CP就成为同步计数器了。 位数越高,时钟选择的对象就越多。 一般说来,在满足翻转的前提下时钟脉冲越少越好。 因为,没有时钟信号的情况状态是不可能翻转的,所以,这些状态均可视为无关项来处理,使电路简单。 例如,选择时钟信号CP2 = Q0,也能向FF2提供合适的时钟边沿。不过送至FF2时钟信号的?沿增加了一倍,在第2和第6个CP脉冲到来后,Q0均提供?沿,此时为了使Q2n+1 = Q2n,不能再用T触发器,需要用其它类型的触发器,驱动方程会复杂一些。 CP 2. T触发器实现加法计数器的构成规律 (1) 三位二进制加法计数器 CP0=CP,CP1= Q0,CP2=Q1 选择触发器的时钟信号的标准是: 需要触发器翻转时,必须有合适的边沿; 触发器不能翻转时,时钟信号的变化尽可能少。 除了最低位的CP端应接计数脉冲CP外,高一位的CP端应接在相邻低位的Q端。 CP0=CP, CPi = Qi-1 (0 i ? n ) 各触发器之间前浪推后浪地逐位翻转,因此,这类计数器常称为行波计数器。 (2) n位二进制加法计数器 即: 数字电子技术基础 上页 下页 返回 5.3.1 设计步骤 画逻辑 电路图 状态方程 输出方程 驱动方程 选触发器 状态分配 状态转换表 设计要求 检查 自启动 画状态 转换图 时序电路设计流程图 目前还没有可遵循的固定程式来画状态图,对于较复杂的逻辑问题,一般需要经过逻辑抽象,先画出原始状态转换图。 (1) 画状态转换图 在把文字描述的设计要求变成状态转换图时,必须搞清要设计的电路有几个输入变量,几个输出变量,有多少信息需要存储。 对每个需要记忆的信息用一个状态来表示,从而确定电路需要多少个状态。 (2) 选择触发器,并进行状态分配 a. 选触发器类型和数量 每个触发器有两个状态0和1,n个触发器能表 示2n个状态。如果用N表示该时序电路的状态数, 则有: 2n-1 N ≤2n b. 状态分配 所谓状态分配是指对状态表中的每个状态S0、S1、···、S2n的编码方式。所选代码的位数与n相同。 状态分配不同,所设计的时序电路的复杂程度也不同。 然而,要得到最佳分配方案是很困难的。这首先是因为编码的方案太多,如果触发器的个数为n,实际状态数为N,则一共有2n种不同代码。 若要将2n种代码分配到N个状态中去,并考虑到一些实际情况,有效的分配方案数为 可见,当N增大时,M值将急剧增加,要寻找一个最佳方案很困难。 若选择S0 = 0000,S1 = 0001,···,无须进行状态分配。若状态数N ≤ 2n,多余状态可作为任意项处理。 虽然人们已提出了许多算法,但也都还不成熟,因此在理论上这个问题还没解决。 c. 列状态转换表、画状态转换图 根据状态分配的结果可以列出状态转换真值表,由状态转换真值表可以画出状态转换图。 (3) 写出三个向量方程 a. 求状态方程和输出方程 由状态转换真值表,画出次态卡诺图,从次态卡诺图可求得状态方程。 如设计要求的输出量不是触发器的输出Qi,还需写出输出Z与触发器的现态Qn相关的输出方程。 b. 写出驱动方程和时钟方程 将a中得到状态方程与触发器的特性方程相比较,可求得驱动方程。对于异步时序逻辑电路还需写出时钟方程。 (4) 画逻辑电路图 根据驱动方程和输出方程,可以画出基于触发器的逻辑电路图。 (5) 检查自启动 同步时序电路中,时钟脉冲同时加到各触发器的时钟端,只需求出各触发器控制输入端的驱动方程。 5.3.2 同步时序电路的设计 [例1] 用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器。 [解] (1) 根据设计要求,作出状态转换图。 依题意,十进制计数器需要用十个状态来表示。十个状态循环后回到初始状态。设这十个状态为S

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