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module comcase(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) case ({a,b}) 2’b11: e=d; 2’b10: e=~c; 2’b01: e=1’b0; 2’b00: e=1’b1; endcase endmodule case条件语句 module compif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if(ab) e=d; else if (a~b) e=~c; else if (~ ab) e=1’b0; else if (~a~b) e=1’b1; endmodule if条件语句 module inccase(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c ord) case ({a,b}) 2’b11: e=d; 2’b10: e=~c; endcase Endmodule 当 a 为 0 时，没有值赋给 e。因此，e 将保存原来的值，直到 a 变为 1。此行为与锁存器的特性相同。 不完整条件语句1 module incpif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if (ab) e=d; else if(a~b) e=~c; endmodule 不完整条件语句2 module comcase(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) case ({a,b}) 2’b11: e=d; 2’b10: e=~c; default: e=‘bx; endmodule 虽然没有定义所有可能的选择，但为没有定义的选择定义了缺省的行为。因此，它们都是纯的组合逻辑，并没有产生额外的锁存器。 带有缺省项的完整条件语句 module compif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if (ab) e=d; else if (a~b) e=~c; else e=‘bx; endmodule 带有缺省项的完整条件语句 在 always 块中，如果没有规定所有的条件，则会产生锁存器。在下面的例子中，当 enable 为低电平时，没有定义怎样处理 q 和 data，因此 data 的值将会被保存下来。综合器必须使用存储元件来编译此逻辑。 module latch(q, data, enable); input data,enable; output q; reg q; always @(enable or data) if(enable) q=data; endmodule 怎样产生锁存器 赋值的类型的选择取决于建模的逻辑类型 在时序块的 RTL 代码中使用非阻塞赋值。 非阻塞赋值在块结束后才完成赋值操作，此赋值方式可以避免在仿真出现冒险和竞争现象。 在组合的 RTL 代码中使用阻塞赋值。 使用阻塞方式对一个变量进行赋值时，此变量的值在在赋值语句执行完后就立即改变。 阻塞与非阻塞（赋值方式） 使用非阻塞赋值方式进行赋值时，各个赋值语句同步执行；因此，通常在一个时钟沿对临时变量进行赋值，而在另一个时钟沿对其进行采样。 阻塞与非阻塞（赋值方式） 下面的模块综合为触发器， 其中采用了阻塞赋值方式： module bloc(clk,a,b); input clk, a; output b; reg b; reg y; always @(posedge clk) begin y=a; b=y; end endmodule 下面的模块综合为两个触发器 ，其中采用了非阻塞赋值方式： module