第5章触发器 湘潭大学 数字电路基础精要.pptVIP

Tel：2371190（H） 8292197（O） 第5章 触发器 触发器如何分类 ? 5.2 SR锁存器 用与非门组成的SR锁存器 5.3 电平触发的触发器 同步 SR 触发器的功能表 二、电平触发方式的动作特点 三、D 锁存器 D型锁存器的特性 5.4 脉冲触发器 JK 触发器 例5.4.3 在主从JK触发器中，已知CLK、J、K的电压波形如图所示，试画出与之对应的输出电压波形，设触发器的初始状态为Q＝0。 5.5 边沿触发器 5.6 触发器的逻辑功能及其描述方法 作业 5-1 5-4 5-5 5-8 5-12 5-13 5-17 CLK＝1时，主触发器打开，从触发器封锁 ； CLK＝0时，主触发器封锁，从触发器打开 。 动作特点：F主、F从轮流工作 CLK S R G6 G8 G5 G7 Qm Qm′ G3 G4 G1 G2 SS RS Q Q′ 主触发器 从触发器 工作过程简述如下： CLK=1时，F从 被封锁，输出端保持原状态不变。F主 被打开，进入工作状态。 小结：R1、S1之值向上传送一级，抵达Q ； CLK=0时， F从 被打开，进入工作状态。 F主 被封锁，输出端保持原状态不变。 小结：R1、S1又向上传送一级，抵达 Q端 。 S R CLK 1S C1 1R Q Q′ 主从触发器的特性表 在图形符号框中， 表示“延迟输出”即CLK回到低电平（有效电平消失）以后，输出状态才改变。电路的输出状态发生在下降沿。 逻辑符号 从电平触发到脉冲触发的这一演变，克服了CLK=1期间触发器输出状态可能发生多次翻转问题，但由于主触发器本身是电平触发SR触发器，所以在CLK＝1期间Qm和Qm′的状态仍然会随S、R状态的变化而多次改变，输入信号仍需遵守SR=0的约束条件 CLK S R G6 G8 G5 G7 Qm Qm′ G3 G4 G1 G2 SS RS Q Q′ 主触发器 从触发器 触发器的电路结构演变过程 由两个与非门构成基本R－S触发器 由四个与非门构成同步R－S触发器 由九个与非门构成主从R－S触发器 公共结构 让其接受时钟控制 克服空翻 Q Q a b SD RD Q′ Q a b D R′ D S′ R S CLK Q′ Q G2 G1 G4 G3 CLK S R G6 G8 G5 G7 Qm Qm′ G3 G4 G1 G2 SS RS Q Q′ 主触发器 从触发器 CLK S R G6 G8 G5 G7 Qm Qm′ G3 G4 G1 G2 SS RS Q Q′ 主触发器 从触发器 主从RS触发器： SR=0 JK 触发器：当S=R=1时， RS=0的条件满足。 逻辑符号 J K CLK 1S C1 1R Q Q′ Q Q′ R S C CLK Q Q′ Q Q′ R S C CLK′ 1 1 2 2 J K JK 触发器 Q Q′ R S C CLK Q Q′ Q Q′ R S C CLK′ 1 1 2 2 S R 主从RS触发器 F从 F主 1 0 R1 ＝ K Qn， . S1 ＝ J Qn . Q Q F主 F从 Q Q R S C CP Q Q Q Q R S C CP 1 1 2 2 J K 1 0 0 1 1 1 0 1 0 (1). J = 0，K = 1，假设 Qn = 1 R1 = Qn K S1 = Qn J = 1 1 = 1 = 0 0 = 0 0 1 0 Q n+1 = J ＝ 0 !! (2). J = 0，K = 1，假设 Qn = 0 R1= 0 ，S1= 0 ，F主保持 Q n+1 = J ＝ 0 !! 1 0 同理可以证明:无论 Q 是什么状态，只要 J＝1 且 K＝ 0，则 Q * = J = 1 ！ 阶段性小结 ： 0 1 1 0 J K Q Q * 2、主从型的触发器，必定在时钟的下降沿到来后才有确定的状态。 结论 ：1、无论 Q 是什么值 ，只要 J、K 不相等， Q *就必然服从于J ！ 0 1 0 0 JK触发器的功能表： CLK 主从RS触发器 Q Q′ R S C Q Q′ Q Q′ R S C CLK′ 1 1 2