计组实验报告7.docVIP

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2017-05-10 发布于河南
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计组实验报告7.doc

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计组实验报告7

实验报告成绩：姓名黄涛卢玉琦3084220班级专业信息安全课程名称《计算机组成原理》任课老师戴钧指导老师戴钧机位号实验序号 7 实验名称取指令与指令译码实验实验时间 2015.9.12 实验地点 1教235 实验设备号一、实验程序源代码 module FetchInst(rst, clk, Disp_PC, Select, LED); input wire rst; input wire clk; input wire Disp_PC; input wire[1:0]Select; output reg[7:0]LED; wire[31:0]PC_new; reg[31:0]PC; wire[31:0]InstCode; initial begin PC=32 end //Instruction ROM Inst_ROM MyInstROM( .clka(clk), // input clka .addra(PC[7:2]), // input [5 : 0] addra .douta(InstCode) // output [31 : 0] douta ); assign PC_new=PC+4; always@(posedge rst or negedge clk) begin if(rst) PC=32 else PC={24h000000,PC_new[7:0]}; end //LED always@(*) begin if(~Disp_PC) begin case(Select) 2b00: begin LED[7:0] = InstCode[7:0]; end 2b01: begin LED[7:0] = InstCode[15:8]; end 2b10: begin LED[7:0] = InstCode[23:16]; end 2b11: begin LED[7:0] = InstCode[31:24]; end endcase end else //PC begin case(Select) 2b00: begin LED[7:0] = PC[7:0]; end 2b01: begin LED[7:0] = PC[15:8]; end 2b10: begin LED[7:0] = PC[23:16]; end 2b11: begin LED[7:0] = PC[31:24]; end endcase end end endmodule 仿真测试 module FetchInstTest; // Inputs reg rst; reg clk; reg [1:0] Select; // Outputs wire [7:0] LED; // Instantiate the Unit Under Test (UUT) FetchInst uut ( .rst(rst), .clk(clk), .Select(Select), .LED(LED) ); initial begin // Initialize Inputs rst = 0; clk = 0; Select = 0; // Wait 100 ns for global reset to finish #100; clk = 0; rst = 1; Select = 2b00; #100; clk = 1; rst = 0; Select = 2b00; end endmodule 二、仿真波形三、电路图四、引脚配置（约束文件） //Select NET Select[0] LOC = T10; NET Select[1] LOC = T9; //rst,clk NET rst LOC = D9; NET clk LOC = C9; //LED NET LED[0] LOC = U16; NET LED[1] LOC = V16; NET LED[2] LOC = U15; NET LED[3] LOC = V15; NET LED[4] LOC = M11; NET LED[