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前言： 在DE2-70，随便一个Nios II 系统在Quartus II 编译后，几乎都会遇到1 个critical warning ：“Critical Warning: Timing requirements for slow timing model timing analysis were not met. See Report window for details .”，该如何解决呢? 说明： 使用環境：Quartus II 8.1 + Nios II EDS 8.1 + DE2-70 (Cyclone II EP2C70F896C6N) 在研究Nios II 系统的过程中，在从DE2 平台转移到更强大的DE2-70 平台时，有一个很恼人的问题， 随便一个Nios II 系统，编译几乎都会有1 个critical warning ： Quartus II 的warning 尚可忽略，但critical warning 就没办法再装做不看到了吧?虽然Nios II 执行结果 正确，但看到这个critical warning 总是很碍眼。 经仔细研究发现，原来是经过Quartus II 合成后，时序无法满足要求。 原本以为是自己的code 有问题，可是将DE2-70 CD 4 个包含Nios II 系统的范例拿来编译，除了 DE2_70_SD_Card_Audio_Player 正常外，其他3 个范例也都有critical warning 。 DE2_70_NET DE2_70_NIOS_DEVICE_LED DE2_70_NIOS_HOST_MOUSE_VGA DE2_70_SD_Card_Audio_Player (正常) 看到连DE2-70 CD 的范例本身都有这个问题时，可以确定不是自己的code 有问题。 “为什么这个时序无法满足的需求，在DE2 都不会遇到呢?而且在Quartus II 也增加了constraint，希望Quartus II 能 合成出Fmax 为100MHz 的系统，但是Quartus II 怎么也合不出需要的 100MHz？” Pipeline Bridge 与Altera 提出的架构，可以解决这个恼人的问题。 Pipeline Bridge 是什么东西? Bridge 的观念是Quartus II 7.1 之后才提出的，就是为了解决Nios II 系统Fmax 低落的问题，由上图可知，一些较慢 的slave 都透过Pipeline Bridge 与master 沟通，而不像传统一样，每个master 都与slave 有专属的通道。 为什么这样就能增加 Fmax 呢? 主要有两个原因： 1.传统的master 与slave 因为有专属通道，所以有最大的concurrency，只要master 不要同时存取同一个slave 即可， 但也增加了系统的复杂度，所以Fmax 拉不高，若系统对于慢速的slave 没有大量concurrency 的要求，使用bridge 可以降低系统的复杂度，并且提高Fmax。 2.Pipeline Bridge 对于Avalon Bus 的信号，如address、writedata 、write 、read、byteenable、chipselect 、burstcount、 readdata、readdatavalid 与waitrequest 都加上了pipeline register，所以可以拉高Fmax。 这只是最初步的解释而以，更详细的解释可以在Quartus II Handbook 8.1 vol.4 的Chap.11 Avalon Memory-Mapped Bridges 找到。 最后Fmax 达到 102.44MHz，critical warning 也不见了。 原来没有使用pipeline bridge，尽管constraint 已经调到100MHz，但Quartus II 最后只能合成出 68.35MHz “哇!!竟然一行code 都没改，Fmax 就从68.35MHz 变成 102.44MHz，真是太神奇了”。 结论： Bridge 是个很有弹性的东西，巧妙的使用bridge 架构整个系统，将有助于整体效率，在的ch.6，也提 到Bridge 使用的一些guideline，又兴趣的人可以参考。