第7章VHDL的描述风格.PDFVIP

KONXIN 杭州康芯电子有限公司 KONXIN 153 第7 章 VHDL 的描述风格 第7 章 VHDL 的描述风格 从前面几章的叙述可以看出 VHDL 的结构体具体描述整个设计实体的逻辑功能 对 于所希望的电路功能行为 可以在结构体中用不同的语句类型和描述方式来表达 对于相 同的逻辑行为 可以有不同的语句表达方式 在VHDL 结构体中 这种不同的描述方式 或者说建模方法 通常可归纳为行为描述 RTL 描述和结构描述 其中 RTL 寄存器传 输语言 描述方式也称为数据流描述方式 VHDL 可以通过这三种描述方法 或称描述风 格 从不同的侧面描述结构体的行为方式 在实际应用中 为了能兼顾整个设计的功能 资源 性能几方面的因素 通常混合使 用这三种描述方式 § 7.1 行为描述 如果VHDL 的结构体只描述了所希望电路的功能或者说电路行为 而没有直接指明或 涉及实现这些行为的硬件结构 包括硬件特性 连线方式 逻辑行为方式 则称为行为风 格的描述或行为描述 行为描述只表示输入与输出间转换的行为 它不包含任何结构信息 行为描述主要指顺序语句描述 即通常是指含有进程的非结构化的逻辑描述 行为描述的 设计模型定义了系统的行为 这种描述方式通常有一个或多个进程构成 每一个进程又包 含了一系列顺序语句 这里所谓的硬件结构 是指具体硬件电路的连接结构 逻辑门的组 成结构 元件或其它各种功能单元的层次结构等 试比较以下两例的描述风格 程序 7-1 是有异步复位功能的 8 位二进制加法计数器 的 VHDL 描述 程序 7-2 也是有异步复位功能的 8 位二进制加法计数器 但却是用 ABEL-HDL 语言来描述的 程序7-1 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTITY cunter_up IS PORT( reset, clock : IN STD_LOGIC; counter : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); END; ARCHITECTURE behv of cunter_up IS 154 VHDL 实用教程 SIGNAL cnt_ff: UNSIGNED (7 DOWNTO 0); BEGIN PROCESS (clock,reset,cnt_ff) BEGIN IF reset=1 THEN cnt_ff = X00 ; ELSIF (clock=1 AND clockEVENT) THEN cnt_ff = cnt_ff + 1 ; END IF; END PROCESS; counter = STD_LOGIC_VECTOR (cnt_ff); END ARCHITECTURE behv 程序7-2 MODULE counter_up Clock ,reset, PIN ; Counter7..counter0 PIN ISTYPE COM ; Cnt_ff7 ..cnt_ff0 NODE ISTYPE REG ; Counter = [counter7..counter0]; Cnt = [cnt_ff7..cnt_ff0]; EQUATIONS Cnt.CLK = clock ; Cnt.AR = reset ; Cnt := cnt.FB + 1 ; Counter = cnt ; END counter_up 程序7-1和程序7-2是用两种不同的硬件描述语言描述的同一种器件