通信系统设计中的串行及并行互连折衷考虑.docVIP

互连设计师正从同步并行总线转移到点对点高速串行链接(带嵌入式时钟和数据)。这种转移使很多通信系统设计人员想知道在串行和并行互连之间进行选择时如何折衷考虑。本文通过详细分析新一代高速互连串行总线和其目标应用给出了答案。?尽管串行I/O似乎能解决高速设计面对的互连难题，但并行接口仍然有它的位置。 尽管更高的集成度解决了器件功能和成本问题，但同时将设计瓶颈转向了互连。这时，架构设计师期望在一个能提高整个系统级性能和提供更大伸缩性的补充架构里链接多数器件。 为实现这个目标，系统总线的效率必须提高到可进行更多的交易处理和增加带宽。很多方法已被用于达到这个目标，先是从多支路转向点到点的总线架构，使系统设计人员能实现更宽和更快的总线。此外，诸如流水线和突发处理等技术可通过从异步到同步并行总线的转变而实现。它们也使设计人员可实现更快和更宽的总线。 不过，加宽总线、提高总线频率和使总线与外接时钟同步却会引入一些新挑战。这些技术加上物理上的限制，迫使互连设计师从同步并行总线转移到点对点高速串行链接(带嵌入式时钟和数据)。这种转移使很多通信系统设计人员想知道在串行和并行互连之间作出选择时如何折衷考虑，并想知道并行总线最终是否会过时。这些问题的答案可从详细分析新一代高速互连串行总线和其目标应用中找到。 并行方法 一个并行总线会被多路复用或解复用，并有一个点对点或多支路式架构。尽管多路复用的总线具有对每个器件引脚和走线的要求更少的优势，但一个解复用的总线还是具有更高的性能和吞吐量。 一个多支路并行总线是两个或两个以上器件之间共享的总线，一个例子就是PC主板或嵌入式微处理器应用中的SDRAM接口总线。PCI总线是一种用途广泛的多支路式架构(见图1)。有了这个方法，设计人员就能通过加宽总线、提高时钟频率和流水线式处理来满足对更高带宽的需求。但是，这些解决方案每个都有其缺陷。增加总线带宽限制了总线最大可用的频率，因为同一总线上的信号之间存在偏斜。总线更宽意味着器件上要有更多的引脚，电路板上有更多的走线，连接器上有更多的引脚，所有这些都转化为更高的成本。 提高多支路式总线频率则限制了能在一个单一分段上所连接器件的数量。为解决这个问题，设计人员通常用桥路来把一个大的分段分解成多个更小的分段。尽管桥路有助于提高信号完整性，但它们迫使设计人员采用更多的电路，直接增加了成本。表1给出了一些多支路式总线及其应用的例子。 随着多支路式并行架构中总线频率和宽度的增加，诸如扇出和电容负载的问题使点对点并行总线显得更加适用。点对点并行总线通常是一个源同步总线，由数据信号、时钟和几个控制信号组成。数据信号与源生成时钟同步。随着数据总线频率与宽度的增加，电路板上的布线变得更具挑战性，因为很小的偏斜就会引起接收器在时钟边缘上读出错误的数据。所以，设计人员必须更精确地将数据信号走线长度与源生成时钟走线匹配。不幸的是，随着总线宽度的增加，匹配所有信号的长度变得愈加困难。所有这些走线都在争夺两个芯片之间有限的空间，这样最终限制了可以实现的最大时钟频率。 总线加宽带来的另一个问题是器件需要更多的引脚(更多的功率)，在必须直接采用点到点总线进行连接的两个以上器件时，这就变成一个大问题了。这需要在其中一个电路上复制一个完整总线。一个解决方案是应用开关来互连多个器件。基本上，每个器件连接到一个开关电路，通过此开关与其它器件通信。点对点并连总线采用的开关是受焊盘限制的，因为开关需要给每个器件配备一个专用的总线。 简言之，设计基于高速并行总线的系统的缺点是：高引脚数；导致更高的功耗；困难的电路板布线；更多的电路板层数和同一端口走线之间的偏斜失配。此外，在并行总线下大量单端信号摆动会产生噪声和EMI问题。 串行接口 地址、数据和控制信息都是在单个链路上运载的串行接口已被提议为解决高引脚数、位偏斜和同步化问题的方案。这个信号可以同步到一个外接的时钟或可以携带内嵌时序信息的数据。串行总线像平行总线一样，可以有一个点对点或多支路式架构。 在提到增加源同步总线中的数据率的时候有两个主要限制因素：数据和时钟偏斜、通道抖动。数据内嵌时钟的串行链路解决了时钟数据偏斜问题，使串行链路工作比源同步总线快4-10倍。但是，由于接收器必须从接收串行链路中恢复时钟和数据，时钟和数据的恢复需要应用智能电子，因而在高数据率链路上更具挑战性。 随着两个端点之间数据率和距离在串行链路上的增加，调制和均衡占优先权。关于调制，有些设计人员选择二进制信令，其中每个脉冲对应的只有一个比特，而另一些人采用的是多层信令方法，其中每个脉冲对应的是有2个或2个以上比特的符号。 每种信令方法各有利弊。多层信令的主要优势是能在更低频下运行一个链路，同时可运载与二进制信令同样数量的数据。主要的