电子电路设计训练（北航）2014 Verilog 06 有限状态机.pptVIP

提纲 6.1 基本概念 6.2 简单的有限状态机设计 状态转移图表示 RTL级可综合的Verilog模块表示 always @(posedge Clock) if (!Reset) begin state = Idle; end else case (state) Idle : if (A) state = Start; else state = Idle; Start: if (!A) state = Stop; else state = Start; Stop: if (A) state = Clear; else state = Stop; Clear: if (!A | !Reset) state = Zero; else state = Clear; Zero: if (A) state = Start; else state = Idle; default: state = Idle; endcase endmodule * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 6.2 简单的有限状态机设计 有限状态机的Verilog描述：方法四+（另一种方法） 各状态的K2和K1取值 01 00 00 00 10 * 6.2 简单的有限状态机设计 有限状态机的Verilog描述：方法四（另一种方法） parameter //-------output coded state assignment //-------- K2_i_j_K1 Idle = 5b0_0_0_0, Start = 5b0_0_1_0, Stop = 5b0_1_1_0, Clear = 5b1_1_0_0, ClearToIdle = 5b0_0_0_1; * 6.2 简单的有限状态机设计 小结： 上面四个例子是同一个状态机的四种不同的Verilog HDL模型，它们都是可综合的，在设计复杂程度不同的状态机时有它们各自的优势。如用不同的综合器对这四个例子进行综合，综合出的逻辑电路可能会有些不同，但逻辑功能是相同的。 * 6.3 状态机的测试 状态机的测试模块 `timescale 1ns/1ns module t; reg a; reg clock,rst; wire k2,k1; initial // initial常用于仿真时信号的给出。 begin a=0; rst = 1; //给复位信号变量赋初始值 clock = 0; //给时钟变量赋初始值 #20 rst = 0; //使复位信号有效 #120 rst = 1; //经过一个多周期后使复位信号无效 end ? * 6.3 状态机的测试 状态机的测试模块（续） always #50 clock = ~clock; //产生周期性的时钟 ? always @ (posedge clock) //在每次时钟正跳变沿时刻产生不同的a begin #30 a = {$random}%2; // 每次a是 0还是1是随机的。 #(3*50+12); // a 的值维持一段时间 end initial begin #100000 $stop; end //系统任务，暂停仿真以便观察仿真波形。 ? //----------- 调用被测试模块t.m ---------- fsm m(.Clock(clock), .Reset(rst),.A(a),.K2(k2),.K1(k1)); endmodule * 6.4 状态机设计总结 有限状态机设计的一般步骤： 1.逻辑抽象，得出状态转换图 2.状态化简 3.状态分配 在触发器资源丰富的FPGA或ASIC设计中采用独热编