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A ． 数字部分 （共50 分）
计分栏
一 二 三
合计
(10 分) (16 分) (24 分)
门级电路名称 电路符号 接口
x1
与门 x2 y and(y,x1,x2,x3)
x3
或门 or (y,x1,x2,x3)
非门 x y not(y,x)
x1
异或门 y xor(y,x1,x2)
x2
三态门（高电平使能）
当使能信号为低时，输出为 bufif0(y,x,en)
高阻
一． 填空题（共 10 分，每空 1 分）
1．IP 核在 EDA 技术和开发中具有十分重要的地位，提供用 Verilog 等硬件
描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为
核。
2 ．写出HDL 英语全程： 。
3 ．4b 1001 ^ 4b 0101= ； {3{3b 101}}
= 。
4 ．如 下 程 序 代 码 ， V 的 8 位 数 分 别 为 、
和 。
reg [7:0]V
initial
begin
V=8’bx;
V=8’b1x;
V=2’h0F;
end
5 ．将下列代码补充完整，需要仿真产生 1Mhz 的时钟信号。
`timescale 100ns/1ns
mudule ClockGen;
;//定义变量
initial
begin
;//初始化变量
end
always ;//产生时钟
endmodule
二． 电路及时序分析题（共 16 分）
6 ． 图 B-1 给出了一个用门级电路搭建的电路结构，请回答如下问题：（10
分）
图B-1 门级电路图
1）试用 Verilog 语言，利用内置基本门级元件，采用结构描述方式生成
图B-1 所示电路。（4 分）
2 ）试用 Verilog 语言，采用可综合风格的行为描述方式生成图 B-1 所示
电路。（6 分）
7 ．根据图 B-2 所示时序图，采用 Verilog 语言设计与之功能匹配的电路模块
（边沿锁存器）。（6 分）
图B-2 时序图
三． 电路设计题（共 24 分）
8．利用 Verilog 语言，采用可综合风格设计一个带异步复位、
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