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西安邮电学院 Verilog HDL实例 提纲 基本单元电路的Verilog实现 1-bit加法器? 1-bit加法器（1） module adder(a,b,cin,sum,cout); input a,b,cin; output sum, cout; assign {cout,sum} = a+b+cin; endmodule 1-bit加法器（2） module adder(a,b,cin,sum,cout); input a,b,cin; output sum, cout; reg sum,cout; always @(a or b or cin)//a或b或cin发生变化 begin {cout,sum} = a+b+cin; end endmodule 多路选择器？ 多路器（1） module mux(out ,a,b,sel); output out; input a,b,sel; assign out=sel?a:b endmodule 多路器（2） module mux(out ,a,b,sel); output out; input a,b,sel; reg out; always @(a or b or sel) begin case(sel) 1’b1: out=a; 1’b0:out=b; default: out=’bx;//此句是否可以去掉？ endcase end endmodule 多路器（3） module mux(out ,a,b,sel); output out; input a,b,sel; reg out; always @(a or b or sel) begin if(sel) out=a; else out=b; end endmodule 异步复位D触发器？ module dff_syn(data, clk, reset, q); input data, clk, reset; output q; reg q; always @(posedge clk or posedge reset) begin if(reset) //if(reset= =1) q=1’b0; else q=data;//过程结束后才完成赋值 end endmodule 同步复位D触发器？ 同步复位D触发器 module dff_syn(data, clk, reset, q); input data, clk, reset; output q; reg q; always @(posedge clk) begin if(reset) //if(reset= =1) q=1’b0; else q=data;//过程结束后才完成赋值 end endmodule 同步置位D触发器？ 同步置位D触发器 module dff_syn(data, clk, preset, q); input data, clk, preset; output q; reg q; always @(posedge clk) begin if(preset) q=1’b1; else q=data; end endmodule 锁存器Latch？ 锁存器Latch module latch(data, enable, y); input data, enable; output y; reg y; always @(data or enable) begin if(enable) y=data; end endmodule 状态机(state machine) Moore状态机 –输出仅与当前状态有关 Mealy状态机 –输出与当前状态与当前输入有关 状态机组成 –当前状态寄存器 –下一状态的组合逻辑 –当前输出的组合逻辑 状态机结构框图 例1：8位带进位端的加法器 module adder_8(cout,sum,a,b,cin); output cout; output [7:0] sum; input cin; input [7:0] a,b; assign {cout,sum}=a+b+cin; endmodule 例2：指令译码电路 `define