引脚与总线.pptVIP

第二章 8088/8086处理器总线时序2.2~2.4节 本章主要内容 面向微机系统的外部结构（三总线结构）介绍 ①总线如何形成 ★ 8086CPU 的外部特性------引脚功能。 ★ 如何形成总线。 ②总线如何工作 ★总线操作和总线时序 三级周期的概念 ADD [2000H] ，AL CPU内部 存储器 总线读周期 内部译码 总线空闲 CPU寄存器 存储器 总线读周期 相加 总线空闲 CPU 存储器 总线写周期 指令周期：一条指令从取出到执行完毕所需的时间。 总线周期：CPU通过总线操作与外部进行一 次数据交换的过程。 时钟周期：微机系统中统一的时钟信号CLK 的周期---由CPU的主频决定。时钟 周期是CPU处理动作的最小定时单 位 2.2 8086/8088的引脚信号与功能 双列直插，40个引脚 其中8个引脚在最大或最小模式时信号的名称和功能是不同的。 本节先讲与模式无关的引脚。 8088的引脚 8086的引脚图 三、控制引脚 1、 (BHE/S7) 高8位 数据总线允许/状态复用引脚，输出，三态 。 T1状态时 输出BHE，表示总线高8位上的数据 D15 ~D8 是否有效。 BHE信号和A0联合来控制连接在总线上的存储器和接口以何种格式传输数据。 见P53 ,图2-19 。P46 表2-7 其它T状态输出S7 ，但无实际意义，是备用信号。 2、RD 读控制信号，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据。对谁读 ，取决于M/IO引脚的状态。 读操作时，该信号在T2、T3、TW状态有效均为低 电平。 3、READY 存储器或I/O口发来的“准备好”信号，输入、高电平有效 总线操作周期中，CPU会测试该引脚 如果测到高有效，CPU直接进入下一步 如果测到无效，CPU将插入等待周期TW 等待周期中仍然要监测READY信号，确定是否继续插入等待周期 用于协调慢速外设和高速CPU 的配合。 4、TEST 测试，输入、低电平有效 使用协处理器8087时，通过该引脚和WAIT指令，可使8088与8087的操作保持同步（常用于多CPU系统） 7、RESET 复位请求，输入、高电平有效 该信号有效（至少维持4个时钟周期），将使CPU回到其初始状态；当它再度返回无效时，CPU将重新开始工作 8086/8088CPU复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H (五)其他控制线(24～31引脚) 这些引脚具有两种功能，根据方式控制线MN／MX所处的状态而确定。 MN/MX（Minimum/Maximum）33pin 组态选择，输入 接高电平（电源电压）时，8086/8088引脚工作在最小组态。在此方式下，全部控制信号由CPU本身提供。 接地时，8086/8088工作在最大组态。这时，系统的部分控制信号由8288总线控制器提供。 2.2.3 8088与8086的不同之处 指令队列 数据总线8位AD7~AD0，一次只能传8位 IO/M （为了与8085兼容） BHE不需要了，改为SS0，与DT/R和IO/M组合决定最小模式中的总线周期操作。 “引脚”提问 提问1： CPU引脚是如何与外部连接的呢？ 解答：总线形成 提问2： CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？ 解答：总线时序 2.4 8086系统配置 一、 最小模式 当MN／MX接高电平+5伏，系统工作于最小模式，即单处理器系统方式，它适合于较小规模的应用。 8086本身提供所有的控制总线信号 总线形成 时钟发生器（8284）见图2-12 地址锁存 分时复用的引脚上的地址信号需分离锁存。 地址信号 AD15~AD0，A19/S6~A16/S3，BHE/S7。 使用Intel 8282 锁存，它是8位三态缓冲锁存器，需3 片。 或74LS3