简易数字钟设计论文-大学毕业论文毕业设计学位论文范文模板参考资料.doc

简易数字钟设计论文 摘 要 近年来，钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、定时广播、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，具有非常现实的意义。 本次设计的数字钟是一种用数字电路技术实现时、分计时的装置，并且在电路中加入了校时电路，能够分别对时、分进行校正，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。 关键词：秒脉冲；计数器；译码显示；校时 一、引 言 时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时间，现在，数字钟的产生给人们生活带来极大的方便，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，得到广泛的应用，小到人们日常生活中电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。 近年来，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。 目前，数字钟功能越来越强，并有多种大规模集成电路可供选择，从本次设计要求的角度考虑，后面章节主要介绍以中小规模集成电路设计数字钟的方法。 一般数字钟的主要功能是：1、用数字显示时、分,24小时循环一次。2、可以在任一时刻校准时间，要求可靠方便。 随着社会的不断进步和科技的不断发展，数字钟已经逐步取代机械钟，将会成为人们工作、学习、生活中必不可少的工具。 二、数字钟电路的设计方案 数字钟实质上是一个对标准频率（1Hz）进行计数的计数电路，由于计数的起始时间不可能与标准时间（北京时间）一致，所以需要在电路上加一个校时电路。同时标准的1Hz信号必须准确，一般采用石英晶体振荡器电路构成数字钟。 图2-1是一般数字钟的电路组成方框图。 图2-1 数字钟的整机框图 由图2-1可见，数字钟由以下几部分组成：石英晶体振荡器电路和分频器电路组成的秒脉冲发生器；校时电路；六十进制秒、分计数器及二十四进制时计数器电路；以及分、时的译码显示电路等。 三、数字钟电路的设计 3.1 秒脉冲产生电路的设计 3．1．1 电路设计 数字钟的秒脉冲产生电路通常由石英晶体振荡器加分频器构成。常见的石英晶体振荡器由CMOS反相器构成，选用振荡频率为32768Hz的石英晶体。因为32768=，只要经过分频就可以得到稳定度很高的秒信号。分频器选用14位二进制串行计数器CD4060，再加一级触发器二分频，就能够对石英晶体振荡器输出 的32768Hz信号进行分频。图3-1所示是一种秒脉冲发生器的具体电路。 图3-1 秒脉冲产生电路 3.1.2 使用器件介绍 1. 14位二进制串行计数器CD4060 CD4060的引脚如图3-2所示。 图3-2 CD4060引脚排列图 CP：时钟（计数）脉冲输入端，下降沿有效。 CP、：脉冲输出。CP与CP相位相同，与CP相位相反。 RST：异步清零端高电平有效，即该端为高电平时计数器清零，该端通常处于低电平。 Q4Q10、Q12、Q13、Q14：计数器分频器输出。 表3-1 芯片CD4060功能表 输入 输出 CP RST X 1 清除 ↓ 0 计数 ↑ 0 保持 注：X—上升沿或下降沿 ↓—下降沿 ↑—上升沿 1—高电平 0—低电平 2．触发器74LS74 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作分频、移位寄存等。这里只介绍74LS74型号的集成块。 图3-3为双D74LS74的引脚排列及逻辑符号。功能如表3-2。 图3-3 74LS74引脚排列及逻辑符号 引脚功能如下： ：异步预置端。低电平有效，即该端为低电平时，触发器Q端预置高电平。 ：异步清零端，低电平有效，即该端为低电平时，触发器Q端清零。 CP：脉冲接收端。上升沿脉冲有效。 Q：芯片脉冲的输出端。 D：脉冲状态输入端。 表3-2 74LS74功能表 输 入 输 出 CP D 0 1 × × 1 0 1 0 × × 0 1 0 0 × × φ φ 1 1 ↑ 1 1 0 1 1 ↑ 0 0 1 1 1 ↓ × 注：X—任意态 ↓—高到低电平跳变 ↑—低到高电平跳变 （）—现态 ()—次态 φ—不定态