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第六章 采用中、大规模集成电路的逻辑设计 教学重点：在了解典型中、大规模集成电路逻辑功能的基础上，掌握现代逻辑设计的方向。 教学难点：采用双向移位寄存器设计的计数器的“模”的概念。 6．1二进制并行加法器(四位超前进位加法器74283) 介绍能提高运算速度的四位超前进位加法器74283。对于这些集成电路，主要是掌握它的外部功能，以便设计成其它逻辑电路。对内部逻辑电路只作一般了解。 四位超前进位加法器74283是中规模集成电路的组合逻辑部件。 74283引脚较少，输入端为被加数和加数共8个，另一个从低位来的进位端1个。输出端5个，其中4个为和数端，1个为向高位的进位端。这两个进位端可用来扩展容量。 功能：对被加数和加数作二进制数的加法运算，运算结果为二进制数，亦可看成代码。 例6.1 用四位二进制加法器74283设计一个四位加法/减法器。 ●逻辑符号内的引脚符号与外部电路的输入到引脚的信号要加以区别。 设计思路：两数做加法时，信号直接加到引脚；做减法时先把减数连同符号位按位求反，同时从低位来的进位端置1，即变成补码信号后再加到引脚，把减法转化为加法。 设计方法：在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个接加数或减数的输入信号，另一个接加、减法控制信号，低位来的进位端连接这控制端。 当控制端信号为1时，输入信号通过异或门后变反，故作减法运算；当控制端信号为0时，输入信号通过异或门后不变，故作加法运算。 所设计的逻辑电路图见P196图6.3。 例6.2 用四位二进制加法器74283设计一个将8421BCD码转换成余3码的代码转换电路。 设计思路和方法：余3码是从8421BCD码加3后实现的，故在被加数端接入8421BCD码信号后，可直接在加数信号输入端接0011信号即可。这时和数输出端就输出余3码。 ●注意：从低位来的进位端应置0，不能悬空(因悬空的效果是高电平1)。 所设计的逻辑电路图见P196图6.4。 例6.3 用四位二进制加法器74283设计一个8421BCD码十进制加法器。 设计思路：因两个8421BCD码信号加到74283输入端后只作二进制数的加法，输出的和数若小于等于9(即1001)时，可看成8421BCD码；当和数大于9时，和数应作加6修正。 设计方法：应用两块74283，第一块用于输入两个8421BCD码信号，因它输出的和数不一定是8421BCD码，故需要一个组合电路来判断和数是否要进行加6修正。修正控制信号C为1时表示需要加6修正。这就需将第一块的输出端接到第二块的被加数输入端，而第二块的加数输入端最高位和最低位接0，其余两位接修正控制信号。这样，当修正控制信号为0时或为1时，第二块的输出端输出的都是8421BCD码。 所设计的逻辑电路图见P198图6.5。 附：根据P197的表6.1所示的“用8421BCD码表示的十进制数的加法运算规律”可得修正控制C的逻辑函数5变量的卡诺图： 于是可得： 。 6．2 数值比较器(四位数值比较器7485) 四位数值比较器7485是中规模集成电路的组合逻辑部件。 7485比较原理：A、B两个4位二数进行比较，首先比较两数的最高位A3和B3，若A3B3(或B3A3)，则即可得出比较结果AB(或BA)，不用再比较其余各位；若A3=B3，则需比较下一位A2和B2，当所有位的比较都相等时，才有A=B。(参看P200 表6.2 7485功能表) 逻辑图上另外三个输入端(AB、AB、A=B)输入更低位的比较结果，当用单片7485时，这三个输入端需依次接0、0、1。 逻辑图上三个输出端(FAB、FAB、FA=B)输出高电平有效。 三个输入端(AB、AB、A=B)和三个输出端(FAB、FAB、FA=B)用以在级联使用时扩展容量。 例6.4 用两个四位数值比较器7485，对两个八位二进制数进行比较。 设计思路和方法：将每个八位二进制数分成高四位和低四位两组，分别用两片7485进行比较。高四位比较信号接输出片(第一片)，因为若高四位若有大小的比较结果，直接输出；低四位比较信号接第二片，级联时，将第二片的输出信号依次接到第一片的三个级联输入端(AB、AB、A=B)，第二片的三个级联输入端(AB、AB、A=B) 依次接0、0、1。 所设计的逻辑电路图见P201图6.7。 6．3 译码器(三线八线译码器74138) 三线八线译码器74138是中规模集成电路的组合逻辑部件。 概念：译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成2n个输出函数，并且每个输出函数对应于n个输入变量的一个最小项。当输出函数的个数m=2n时，该译码器称为完全译码器，又叫做“二进制译码器”；当m2n时，该译码器称为不完全译码器。 二进制译码器具有n个输入端，2n个输