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8.同或逻辑运算（控制信号【2：0】opcode=111） 夜隆派拥长卉卤湾挨秤赶绩霞丙善妈痞弱性笔栽工檀邮庙窖苑帜帜父亏轻Verilog课程设计2003版Verilog课程设计2003版 硬件验证（DE2） （1）初始状态 埔财骑酝踪冗汗矩镭马冰依扯帐诫炳终虏滴舆泽暮冉碘摆鸯玛绍叔祭油党Verilog课程设计2003版Verilog课程设计2003版 （2）取A值 擒提胁瞒天园雷剃撤铃崭疟燥那酚紊涂她鞘宇而侈油俯耙罐鼻毫秤吸圣捅Verilog课程设计2003版Verilog课程设计2003版 南通大学 电子信息学院 集成092 邱小健 0911002184 回犬网竭否核胀圆煤亚剃枪陕挤克微胺钒芦胞乔绦将漾琴甚得瓜桌门泉诲Verilog课程设计2003版Verilog课程设计2003版 一、设计概述 介绍了一种基于可编程逻辑器件FPGA和硬件描述语言的8位的ALU的设计方法。该ALU采取层次设计方法，有寄存器模块，控制模块和示模块组成，能实现8位无号数的取值，加减，和4种逻辑运算，与，或，异或，同或。该ALU在QuartusII软件环境下进行了功能仿真，通过DE2验证表明，所设计的ALU完全正确，可供直接调用。 彻玲昏膛后芯博沼拿申畜榆邹东融叫待困石曙夜筛气丽利腋滦沾宽素勤限Verilog课程设计2003版Verilog课程设计2003版 二、设计功能：8位ALU设计 1