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实验六：加法器的使用 1．实验目的 1) 熟悉加法器的工作原理与逻辑功能； 2) 掌握加法器的使用。 2．理论准备 1） 二进制并行加法器是一种能并行产生两个二进制数算术和的逻辑部件，按其进位方式 的不同可分为串行进位和超前进位二进制并行加法器； 2） 串行进位二进制并行加法器是由全加器级联而成的。其特点是：被加数和加数的各位 能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低； 3） 为了提高加法器的运算速度，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。超前进位4位二进制并行加法器有74283。 3．实验内容 用4位并行加法器(74283)设计一个可以做加法和减法的电路。当控制信号M=0时，将两个无符号的4位二进制数相加，当M=1时它将两个无符号数相减。 设计过程 1）输入：a[4..1]为被加数（或被减数，b[4..1]为加数（或减数）， a[4..1]和b[4..1]为4位二进制数，控制信号M，当M=0时，电路实现加法运算，即执行a[4..1]+b[4..1]，当M=1时，电路实现减法运算，即执行a[4..1]-b[4..1]。减法采用补码运算。 2）用一个4位二进制并行加法器（74283）和4个异或门实现上述逻辑功能。将4位二进制a[4..1]直接加到并行加法器的A4、A3、A2和A1输入端，4位二进制b[4..1]通过异或门加到并行加法器的B4、B3、B2和B1输入端，并将功能变量M作为异或门的另一个输入且同时加到并行加法器的CIN进位输入端。 3）当M=0时，CIN=0，b[4..1]M= b[4..1]0= b[4..1]，加法器实现a[4..1]+b[4..1]；当M=1时，CIN=1，b[4..1]M= b[4..1]1 = b[4..1]’，加法器实现a[4..1]+b[4..1]’+1，即a[4..1]-b[4..1]。 4）根据真值表和逻辑函数画逻辑图。根据上式可以画出如图一所示的逻辑图。 图一 4位并行加法器(74283)设计一个可以做加法和减法器逻辑图 5.实验结果 1) 4位并行加法器(74283)设计一个可以做加法和减法器逻辑图仿真后，波形图如图二所示。 图二 4位并行加法器(74283)设计一个可以做加法和减法器仿真波形图 2） 4位并行加法器(74283)设计一个可以做加法和减法器逻辑图仿真后，波形图展开如图三所示。 图三 4位并行加法器(74283)设计一个可以做加法和减法器仿真波形图展开