基于FPGA-CPLD和USB技术的无损图像采集卡.docVIP

基于FPGA/CPLD和USB技术的无损图像采集卡 摘要：介绍了外置式USB无损图像采集卡的设计和实现方案，它用于特殊场合的图像处理及其相关领域。针对图像传输的特点，结合FPGA/CPLD和USB技术，给出了硬件实现框图，同时给出了FPGA/CPLD内部时序控制图和USB程序流程图，结合框图和部分程序源代码，具体讲述了课题中遇到的难点和相应的解决方案。 关键词：无损图像采集 图像处理 FPGA/CPLD USB SAA7111AA/CPLD正在向SRAM存储数据，此时用WE1作为SRAM（ODD）的片选信号CE1，用WE2作为SRAM（EVEN）的片选信号CE2；当LingPai为低电平期间，表示USB正在从SRAM读取数据，此时用OE1作为SRAM（ODD）的片选信号CE1，用OE2作为SRAM（EVEN）的片选信号CE2。 图2 FPGA/CPLD内部时序控制 下面阐述FPGA/CPLD如何对数据传输进行控制，这部分是个难点（如图2所示）。这里只讨论如何对奇数场的数字视频信号进行控制，对偶数场的控制类似于对奇数场的控制，本文不再多述。当LingPai为高电平时，表示FPGA/CPLD向SRAM存储奇数场图像数据，此时时钟为LLC2。当场同步信号VREF、行同步信号HREF、奇偶场标志信号RTS0为高电平时，改变相应SRAM的地址信号，并且把数字视频信号输出以内部的缓冲器VI，当LingPai为低电平时，表示USB正在从SRAM读取奇数场图像数据，此时时钟为FrdClk。FPGA/CPLD内部用AddressChange记录LingPai的变化，当发现有LingPai变化时，表示读取数据变成了存储数据或者存储数字变成了读取数据，此时需要把SRAM的地址值变成0。成Verilog中灵活运用了非阻塞型过程赋值（参见下面的源程序），解决了这个技术难点。此外，需要把从SAA711A输出的数字视频信号先放在缓冲器VI[7:0]中，在LingPaiAll为高电平时，通过VO[7:0]输出到SRAM，保证存储数据的可靠同步性。这部分Verilog源程序如下： 1