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‘$’ 符号表示 Verilog 的系统任务和函数 使用initial和always的区别 “always”块既可用于描述组合逻辑，也可描述时序逻辑。 always语句是不断地重复活动的，直到仿真过程结束。但always语句后的过程块是否运行，则要看它的触发条件是否满足，如满足则运行过程块一次，再次满足则再运行一次，直至仿真过程结束。 “initial”块一般用于变量初始化及仿真波形产生。 Initial语句只执行一次。 一个模块中这三种表达方式是并发执行的，有多个实例元件、“assign”声明语句、“always”块也是并发执行的。但“always”块内是顺序执行的。 在一个模块中，使用initial和always语句的次数是不受限制的，它们都是同时开始运行的。 顺序执行：串行块内的语句、 “always过程模块”内部的语句、if-else。 并发执行： “assign”持续赋值语句及实例元件调用及两个或更多个“always 过程块”、 并行块内部语句。 1、常用组合电路模块的设计 组合逻辑电路在数字系统中起着基本组件的作用。 组合逻辑电路包括：门电路、双向三态门、加法器、多路选择器、比较器、乘法器等。 * * 二、 Verilog HDL中的模块 三、Verilog HDL 行为语句 一、 Verilog HDL 基础 四、Verilog HDL设计风格 五、常见组合与时序逻辑电路Verilog HDL描述 第三部分Verilog HDL 语言 词法、数据类型、运算符 模块作用、功能描述方法 过程、块、赋值、条件、循环、编译向导 1、词法 Verilog HDL程序是由各种符号流构成的，我们把它们称之为词法。 Verilog HDL 中的词法类型包括： 间隔符与注释符； 数值； 字符串； 标识符、关键字； 运算符。 一、Verilog HDL 基础 间隔符包括空格符、制表符(tab)、换行以及换页符。 （1）间隔符与注释符 Verilog HDL有两种注释形式，单行注释以两个字符“//”起始，以新的一行作为结束；而段注释则是以/*起始，以*/结束。 (2) 数 值 Verilog HDL的数值由以下四个基本的值组成： 0—代表逻辑0或假状态 1—代表逻辑1或真状态 x—逻辑不定态 z—高阻态 在程序运行中，其值不能改变的量称为常量。整型数、实型数 1).整型数及其表示： +/-位宽 基数 数值 a、数值常量不能将下划线“_” 其放于数值的首位。 b 、在’和进制之间，数值之间不允许出现空格。 c、如果定义的位宽比实际的位数长，通常在左边补0，但如果数的最左边一位为x或z, 就相应的用x或z在左边补位。 d、数值常量中的“z”可以用“？”来代替。 2).实型数及其表示： Verilog中的实数可以用十进制表示法与科学计数法两种格式来表示 如果采用十进制格式，小数点两侧都必须至少有一位数字，否则为非法表示形式。 ☆实数可以转化为整数，根据四舍五入的原则。 (4)标识符、关键字 标识符： 用户为程序描述中的Verilog 对象所起的名字。 模块名、端口名和实例名都是标识符。 标识符必须以英语字母a-z, A-Z起头，或者用下横线符 _ 起头。其中可以包含数字、 $符和下横线符。 Verilog 是大小写敏感的。 特殊标识符 特殊符号 “#” 常用来表示延迟： 关键字：是Verilog语言内部的专用词，所有的关键词都是小写的。 字符串： 在Verilog中，字符串大多用于显示信息的命令中。 字符串常量是用双引号括起来的字符序列串，它必须包含在同一行中，不能分成多行书写。 字符串变量是寄存器型变量。 2、数据类型 变量 连线型 寄存器型 其他 wire reg integer parameter 连线型数据相当于硬件电路中的各种物理连接，代表的是物理连接线。 寄存器型数据一般对应的是具有状态保持作用的电路，如触发器、寄存器、锁存器。 它的特点是输出能保持其值，直到它被赋于新的值。 对于端口信号，输入端口只能是net类型。输出端口可以是net类型，也可以是register类型。若输出端口在过程块中赋值则为register类型；若在过程块外赋值(包括实例化语句,assign 连续赋值语句），则为net类型。 内部信号类型与输出端口相同，可以是net或register类型。 parameter 用来定义常量，即用来定义一个标识符代表一个常量。主要用于定义延迟时间和变量宽度。 3、运算符 按