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EDA课程设计报告 题目：4位加法器的设计 系别 信息工程系 专业 电气工程及其自动化 班级 电气092 姓名 郝文磊 学号 200907084223 指导教师 陶雪华 一、设计目的 本课程设计的目的，旨在通过上机实验，学生EDA技术的基本方法，原理图利用EDA软件（Quartus7.2）设计电子以Quartus7.2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。 通过课程设计使学生能利用EDA软件（Quartus7.2）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择），设计输入可采用图形输入法或VHDL硬件描述语言输入法。 通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。 通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。 考查形式为：结合课程设计中的能力表现和设计报告，综合评分。 通过课程设计使学生能熟练掌握一种EDA软件（Quartus7.2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。 通过课程设计使学生能利用EDA软件（Quartus7.2）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择），设计输入可采用图形输入法或VHDL硬件描述语言输入法。 通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。 通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。 三、设计任务 以Altera公司的Quartus7.2为工具软件，采用原理图输入法设计一个4位的加法器，该四位加法器由以下三个步骤完成：（1）采用原理图输入法设计半加器h_adder，生成元件符号，并仿真验证设计结果；（2）采用层次化原理图输入法设计1位全加器f_adder，生成元件符号，并仿真验证设计结果；（3）在1位全加器的基础上，设计4位加法器。 四、 设计步骤 1、QuartusII7.2 使用说明 （1）. 新建项目工程 使用QuartusII7.2设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件（CPLD、FPGA）中。因软件在完成整个设计、编译、仿真和下载等这些工作过程中，会有很多相关的文件产生，为了很好的管理这些设计文件，我们在设计电路之前，先要建立一个项目工程，并设置好这个工程能正常工作的相关条件和环境。 建立工程的方法和步骤如下： ①先在电脑本地硬盘空间建一个用于保存项目的文件夹，文件夹的命名及其保存的路径不能有中文字符。 ②如右图点击：File菜单，选择下拉列表中的New Project Wizard...命令，打开建立项目工程的对话框。 如下图，出现第一个对话框，让你选择项目工程保存位置、定义项目名称以及设计文件顶层实体名称。 第一栏选择项目工程保存的位置，方法是点击 按钮，指向刚才我们在第一步建立的文件夹。 如右图，第二栏（项目工程 名称）和第三栏（设计实体 名称）软件会默认为与之前 建立的文件夹名称一致。 没有特别需要，我们一般选择 软件的默认，不必特意去修改。 需要注意的是：以上名称的命 名中不能出现中文字符，否则 软件的后续工作会出错。 完成以上命名工作后，点击 Next，进入下一步。 如下图对话框： 这一步的工作是让你将之前已经设计好的工程文件添加到本项目工程里来，我们之前没有设计好的文件，因此就跳过这一步，直接点Next，再进入下一步。如下图对话框： 这一步的工作是让你选择好设计文件下载所需要的硬件器件型号，现在我们只做简单的电路设计和仿真，随便指定一个就可以了。以后我们做课程设计或学习《可编程逻辑器件》这门课后，等熟悉了CPLD或FPGA器件以后再根据开发板的器件选择合适的器件型号。点击Next，进入下一步。如下图对话框： 这一步是让你选择第三方开发工具，我不需要，直接点击Next，进入下一步。出现下图页面： 以上页面显示刚才我们所做的项目工程设置内容的“报告”。点击Finish，完成新建项目工程的任务。 （2）. 新建设计文件 建立好项目工程后，接下来可以开始建立设计文件了。QuartusII7.2软件可以用两种方法来建立设计文件，一种是利用软件自带的元器件库，以编辑电路原理图的方式来设计一个数字逻辑电路，另一种方法是应用硬件描述语言（如VHDL或Verilog）以编写源程序的方法来设计一个数字系统电路。作为初学者，我们先学会用编辑原理图的方法来设计一些简单的数字逻辑电路。 原理图设计方法和步