第5章 VHDL规范化标准及常见Warning分析.pptVIP

（2）对于Actel和Xilinx的FPGA，在布局布线后查看的时序信息具有参考意义，而综合后查看的时序信息意义较小，因为布局布线对时序影响巨大； （3）需注意Actel内部驱动能力固定有限，而Xilinx驱动能力较大； （4）Actel和Xilinx的结构决定了编码时应尽量使用case语句综合生成多路器而不是使用if-then-else语句生成优先编码； （5）Actel器件不支持内部三态，Xilinx的Virtex系列器件支持内部三态。 Actel的SX系列逻辑单元结构内部寄存器单元和组合逻辑单元的比例大约为?1:2，特点如下： （1）建议使用case而不是if-then-else语句，因为组合逻辑结构更容易实现case语句，面积和速度实现效率高； （2）上升沿触发、低电平复位、置位； （3）寄存器资源丰富，可以采用one-hot状态机编码，可以采用移位寄存器替代计数器计数。 5.3.5　综合工具设置优化 常见的综合工具选项设置如下： 1．结构化（Hierarchy）和展平（Flatten） （1）可分别设置，根据综合结果选择。展平设置从逻辑上说比较好用，但是目前综合工具的优化能力还有待提高。 （2）原则是模块划分在寄存器处，综合优化一般只针对组合逻辑。 2．有限状态机编码优化 （1）一般情况下状态机编译设置使用Fast选项，也可选择Safe编译模式，但此时设计的系统速度可能会降低； （2）一旦选择Safe编译模式，状态机编码可能就不是One-hot编码速度快，而是Binary编码速度快。但是One-hot编码海明距离是2，Binary编码海明距离是1，如发生SEU可能更危险。如果选择海明距离为3的编码，可以检错纠错； （3）具体状态机编码的选择需要实现后根据可靠性和性能要求综合考虑。 5.4　常见Warning分析及消除 图5-23 程序段a、b时序图 常见Warning多为以下几类，其消除方法简单列举如下： （1）Warning (10036): Verilog HDL or VHDL warning at project.vhd(67): object postiv e_rec_c assigned a value but never read 信号postive_rec_c已赋值但未使用。 如属于无效信号，应尽量删除以节省FPGA资源，避免造成逻辑或时序问题。 （2）Warning: Output pins are stuck at VCC or GND 输出恒低或恒高。消除此Warning，上电复位，如实际需要恒低或恒高的输出，不改亦可。 （3）Warning (10492): VHDL Process Statement warning at project.vhd(277): signal postive_c is read inside the Process Statement but isnt in the Process Statements sensivitity list （4）Warning (10631): VHDL Process Statement warning at comutator.vhd(48): inferring latch(es) for signal or variable hallxor_o, which holds its previous value in one or more paths through the process 即使规范化的锁存器，也会出现此类Warning。 推荐使用寄存器代替锁存器。 改为规范化的寄存器即可。 （5）Warning: Using design file uart_send.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project Info: Found design unit 1: uart_send-arch Info: Found entity 1: uart_send （6）Warning: Reduced register filter:u13|\filter:x_1[12] with stuck data_in port to stuck value GND or VC