8.2CMOS静态组合门电路的延迟(速度).pptVIP

CMOS静态组合门电路的延迟（速度） 延迟时间实测方法 本节内容 延迟时间的估算方法 负载电容的估算 传输延迟时间估算举例 缓冲器最优化设计 一、延迟时间的估算方法 等效电阻的估算 扇出电容 自身电容 * * 半导体 集成电路 RN Vin=VDD Vin=0 Vin Vout 设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应 tPLH tPHL 等效电阻 负载电容 反相器的延迟 1个PMOS导通时，tPLH ~ 0.69CLRP 2个PMOS导通时，tPLH ~ 0.69CL× (RP/2) 2个NMOS导通时，tPHL ~ 0.69CL× 2RN CMOS与非门的延迟 一般只关注最坏的情况 等效（平均）电阻一般取0.75R0 VDD VDD R0 L: 0.25um W: 0.5um R0约8K欧 负载电容的估算 Cself Cwire Cfanout Cload=Cself+Cwire+Cfanout 总负载电容 自身电容 连线电容 扇出电容 CG CG CG 负载电容的估算（cont.) Cfanout＝∑CG Vin Vout CGp CGn CG＝CGn+CGp Gate P_SUB n+ S n+ D CGC CGDO CGSO 截止 (VGSVTH) 截止区： 沟道未形成，CGD=CGS=0, CGB=CGC ≈ CoxW