数字逻辑试卷1 (12).docVIP

考试中心填写： 湖 南 大 学 课 程 考 试 试 卷 课程名称：数字电路与逻辑设计 试卷编号： 考试时间：120分钟 年 月 日 考 试 用 专业班级： 题 号 一 二 三 四 总 分 应得分 10 10 10 70 100 实得分 评分： 评卷人 填空题（每空1分，共10分） 1、数字系统的逻辑电路分为两大类，即时序逻辑电路和2011101013、已知，其对偶式== 。 4、若x = 0101，y =1010，则 [x-y]= 。 5、欲对 100 个对象进行二进制编码，则至少需要二进制表示6、7、CMOS器件的速度取决于转换时间和 8、若一种门电路的抗干扰能力越弱，则其噪声容限越 9、同步状态机与异步时序电路的主要区别是 10、时序电路又被称作有限状态机，并且可以进一步划分为 _____ 机和 _____ 机。判断题（下列各题，你认为正确的，请在题末的括号内打“√”，错的打“×”每小题分，共10分） 格雷码具有任何相邻码只有一位码元不同的特性。（ ） 已知 X+Y=X+Z，则 Y=Z（ ）触发器和锁存器是同一类型的时序器件。（ ） D 触发器和 JK 触发器都可以构成 T 触发器。（ ）本质冒险（ ） 异或门或者同或门可以被视为 1 位比较器。（ ） 装订线（答题不得超过此线） 学号： 姓名： CMOS反向门比非反向门所用的晶体管要少。 （ ）如果竞争的结果导致电路最终进入同一稳定总态，则称为临界竞争。 （ ） 门电路的扇出是表示输出电压与输入电压之间的关系。 （ ）最小代价的状态分配法是假设机器不会进入未用状态。、应用题（共0分） 2、 试判断该电路是否可能由于竞争产生冒险？为什么？若可能产生，怎样来消除？（分）3、用卡诺图化简下列函数：（5分） 、设计一个多数表决电路。要求 A 、 B 、 C 三人中只要有两人以上同意，则决议就能通过。但 C 还有决定权，即只要 C 同意，即使其他人不同意也能通过。（1分）（1）列出真值表（5分） 写出最简的输出逻辑表达式（5分）“圈到圈”5、。（10分）6、分析下图所示的时钟同步状态机（状态Q1Q2=00 ~ 11使用状态名A ~ D）。（10分） 1）（5分）2）作出状态/输出表（分）7、作“0101”序列检测器的Mealy型状态表和Moore型状态表。凡收到输入序列为“0101”时，输出为1；并规定检测的“0101”序列不重叠。典型输入输出序列如下：（10分） 输入X：1 1 0 1 0 1 0 1 0 0 1 输出Z：0 0 0 0 0 1 0 0 0 0 0 0 8、某异步时序电路的流程表如表。作出输入X2X1变化序列为00—01—11—10—11—01—00时的总态响应序列。（10分） 现态 Y2Y1 次态（Y2*Y1*）/输出（Z） X2X1=00 X2X1=01 X2X1=11 X2X1=10 00 01 11 10 /0 00/0 00/0 00/0 01/0 /0 01/0 00/1 01/0 /0 10/0 /1 10/0 11/0 /0 /1 9、程序设计（10分） ENTITY MUX21 IS PORT(IN0,IN1,SEL:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC); END MUX21; (2)上例给出了2选1多路选择器的实体描述，请给出其结构体的VHDL描述。（8分） 第 3 页 ( 共 3 页 ) 00 01 10 01 10 11